JP2000507741A - 集積回路のキャパシタの記憶ノード用接点ペデスタルを形成するための半導体処理方法 - Google Patents

Abstract

(57)【要約】 接点ペデスタルを形成する半導体処理方法は、（ａ）電気的な接続を行うべきノード位置（２８）を設ける工程と、（ｂ）上記ノード位置の上に絶縁誘電体材料（３０）を設ける工程と、（ｃ）上記ノード位置の上の絶縁誘電体材料を上記ノード位置を外部に露出させない程度まで十分にエッチングして、ベースを有する接点開口を形成する工程と、（ｄ）該接点開口の中の絶縁誘電体材料の上に、上記接点開口を完全には充填しない厚さを有するスペーサ層を設ける工程と、（ｅ）該スペーサ層に異方性エッチングを施して、上記接点開口の中に側壁スペーサ（４４）を形成する工程と、（ｆ）上記接点開口のベースにエッチングを施して上記ノード位置を外部に露出させる工程と、（ｇ）上記接点開口を導電材料（５６）によって充填する工程と、（ｈ）上記側壁スペーサを導電性にする工程とを備えている。

Description

【発明の詳細な説明】 集積回路のキャパシタの記憶ノード用接点ペデスタル を形成するための半導体処理方法技術分野 本発明は、接点ペデスタルを形成する半導体処理方法、並びに、接点ペデスタ ルを用いた集積回路に関する。本発明は、また、キャパシタの記憶ノードを形成 する方法に関する。背景技術 ＤＲＡＭのメモリセルの密度が増大するにしたがって、セル面積を減少させな がら十分に大きな記憶容量を維持する試みが継続的に行われている。また、セル 面積を更に減少させるという継続的な目的が存在する。セルのキャパシタンスを 増大させる主要な方法は、セル構造技術（ｃｅｌｌ ｓｔｒｕｃｔｕｒｅ ｔｅ ｃｈｎｉｑｕｅｓ）を用いて行われる。そのような技術は、トレンチ型又は積層 型のキャパシタの如き三次元的なセルキャパシタを含んでいる。 通常の積層型キャパシタのＤＲＡＭ配列は、埋込み型又は非埋込み型のビット 線構造を用いている。埋込み型のビット線構造を用いる場合には、ビット線は、 メモリセルの電界効果トランジスタ（ＦＥＴ）のビット線接点に対して垂直方向 において極めて接近して設けられ、セルキャパシタは、ワード線及びビット線の 上で水平方向に形成される。非埋込み型のビット線構造を用いる場合には、深い 垂直接点が、厚い絶縁層を貫通してセルのＦＥＴまで形成され、キャパシタ構造 は、ワード線の上及びビット線の下に設けられる。そのような非埋込み型のビッ ト線構造は、「キャパシタ・アンダー・ビットライン（ｃａｐａｃｉｔｏｒ−ｕ ｎｄｅｒ−ｂｉｔ ｌｉｎｅ）」構造、あるいは、「ビットライン・オーバー・ キャパシタ（ｂｉｔ ｌｉｎｅ−ｏｖｅｒ−ｃａｐａｃｉｔｏｒ）」構造とも呼 ばれている。 ＤＲＡＭ及び他の集積回路においては、一般的に、半導体基板の上に設けられ た一対の導線の間の半導体基板の導電性の拡散領域に対する電気的なオーム接触 が形成される。幾つかの場合には、接点プラグ又は接点ペデスタルを用いて基板 に対する電気接続を容易にし、有害な垂直トポグラフィーを防止する。この構成 は、その後に導線を上記ペデスタルを介して上記拡散領域に接触させるための大 きなターゲット領域（ｔａｒｇｅｔｉｎｇ ａｒｅａ）を生じさせるという利点 をもたらすことができる。本件出願に先行する本件発明者の米国特許第５，３３ ８，７００号、同第５，３４０，７６３号、同第５，３６２，６６６号及び同第 ５，４０１，６８１号を本明細書に組み込んで参考にする。図面の簡単な説明 本発明の好ましい実施例を図面を参照して以下に説明する。 図１は、半導体ウエーハの断片が本発明の一つの処理工程にある状態を示す図 解的な断面図である。 図２は、図１に示す処理工程の次の処理工程における図１のウエーハの断片を 示す図である。 図３は、図２に示す処理工程の次の処理工程における図１のウエーハの断片を 示す図である。 図４は、図３に示す処理工程の次の処理工程における図１のウエーハの断片を 示す図である。 図５は、図４に示す処理工程の次の処理工程における図１のウエーハの断片を 示す図である。 図６は、図５に示す処理工程の次の処理工程における図１のウエーハの断片を 示す図である。 図７は、図６に示す処理工程の次の処理工程における図１のウエーハの断片を 示す図である。 図８は、図７に示す処理工程の次の処理工程における図１のウエーハの断片を 示す図である。 図９は、別の実施例の半導体ウエーハの断片が本発明の別の処理工程にある状 態を示す図解的な断面図である。 図１０は、図９に示す処理工程の次の処理工程における図９のウエーハの断片 を示す図である。 図１１は、図１０に示す処理工程の次の処理工程における図９のウエーハの断 片を示す図である。 図１２は、図１１に示す処理工程の次の処理工程における図９のウエーハの断 片を示す図である。 図１３は、図１２に示す処理工程の次の処理工程における図９のウエーハの断 片を示す図である。 図１４は、更に別の実施例の半導体ウエーハの断片が本発明の更に別の処理工 程にある状態を示す図解的な断面図である。 図１５は、更に別の実施例の半導体ウエーハの断片が本発明の更に別の処理工 程にある状態を示す図解的な断面図である。 図１６は、図１５に示す処理工程の次の処理工程における図１５のウエーハの 断片を示す図である。 図１７は、更に別の実施例の半導体ウエーハの断片が本発明の更に別の処理工 程にある状態を示す図解的な断面図である。 図１８は、図１７に示す処理工程の次の処理工程における図１７のウエーハの 断片を示す図である。 図１９は、更に別の実施例の半導体ウエーハの断片が本発明の更に別の処理工 程にある状態を示す図解的な断面図である。 図２０は、図１９に示す処理工程の次の処理工程における図１９のウエーハの 断片を示す図である。 図２１は、図２０に示す処理工程の次の処理工程における図１９のウエーハの 断片を示す図である。 図２２は、図２１に示す処理工程の次の処理工程における図１９のウエーハの 断片を示す図である。 図２３は、図２２に示す処理工程の次の処理工程における図１９のウエーハの 断片を示す図である。 図２４は、本発明の接点ペデスタルの図解的な平面図である。本発明を実施するための最善の態様及び発明の開示 本発明の開示は、「科学及び有用技術の進歩を促進する（第１条第８項）」と いう米国特許法の制定目的を推進するために行うものである。 本発明の一つの特徴によれば、接点ペデスタルを形成する半導体処理方法は、 電気的な接続を行うべきノード位置を準備する工程と、 上記ノード位置の上に絶縁誘電体材料を設ける工程と、 上記ノード位置の上の上記絶縁誘電体材料をエッチングして、上記ノード位置 を外部に露出させるには不十分な深さを有しベースを含む接点開口を形成する工 程と、 上記接点開口の中の上記絶縁誘電体材料の上に、該接点開口を完全には充填す ることのない厚さを有するスペーサ層を設ける工程と、 上記スペーサ層に異方性エッチングを施して、上記接点開口の中に側壁スペー サを形成する工程と、 上記側壁スペーサを形成した後に、上記接点開口のベースをエッチングして上 記ノード位置を外部に露出させる工程と、 上記接点開口を導電材料によって上記ノード位置まで充填する工程と、 上記側壁スペーサを導電性にする工程と、 上記導電材料をエッチングして、上記側壁スペーサを含む導電性の接点ペデス タルを形成し、該接点ペデスタルが、横方向において対向している隣接する電気 絶縁表面と実質的に同一平面にある外側面を有するようにする工程とを備えてい る。 本発明の別の特徴によれば、集積回路は、 ノード位置と、 該ノード位置と電気的に接続される長手方向の導電性の接点ペデスタルとを備 えており、 該接点ペデスタルは、 上記ノード位置と電気的に接続される長手方向内方の部分と、長手方向外方の 部分とを有しており、該長手方向外方の部分は、異方性エッチングを受けた側壁 スペーサと、導電性を有する半径方向内方のピラーとを含んでおり、上記側壁ス ペーサは、導電性であって上記ピラーと電気的に接続されており、 上記ピラー及び上記側壁スペーサは、実質的に同一平面にある共通の外側面を 有しており、 本集積回路は、更に、上記接点ペデスタルの共通の外側面と実質的に同一平面 にある実質的に平坦な外側面を有する絶縁誘電体材料を備えている。 本発明の更に別の特徴によれば、キャパシタの記憶ノードを形成する半導体処 理方法は、 絶縁材料の本体中に導電性のピラーを形成する工程と、 上記ピラー及び上記絶縁材料の本体を実質的に同じ速度でエッチングして、上 記絶縁材料の本体中にキャパシタ収容開口を形成し、上記ピラーを上記キャパシ タ収容開口から突出させる工程と、 上記キャパシタ収容開口の中に、上記ピラーと電気的に接続されるキャパシタ の記憶ノードを設ける工程とを備えている。 図１乃至図７を参照して第１の実施例を説明する。図１は、半導体ウエーハの 断片１０を示しており、この断片は、ある大きさの単結晶シリコン基板１２と、 一対の隔置されたフィールド酸化物領域１４とから構成されている。これら領域 １４は、その間に活性領域１５を形成している。４つの一連のワード線構造１６ 、１７、１８、１９が基板１２に対して設けられている。ウエーハの断片１０の この断面図においては、ワード線１６、１９は、対向するフィールド酸化物領域 １４の上に位置しており、ワード線１７、１８は、活性領域１５の上にある一対 のワード線を構成している。ワード線１６、１７、１８、１９はそれぞれ、ゲー ト誘電体層２０と、その上の導電性のドーピングを受けたポリシリコン層２１と 、これに関連するケイ化物層２２と、電気絶縁性の側壁スペーサ２３と、キャッ プ２４とを備えている。各々のワード線は、通常の構造とすることができ、スペ ーサ２３及びキャップ２４は、例えば、酸化物、窒化物又は他の電気絶縁材料か ら構成することができる。以下の説明においては、上記ワード線はそれぞれ、最 外方の導電面２５を有しており、この導電面は、この好ましい実施例においては 、耐熱性のケイ化物層２２の最上方の表面である。導電性のドーピングを受けた 拡散領域２６、２７、２８が、図示のように、ワード線１７、１８に交互に隣接 した状態で基板１２の中に設けられていて、第１、第２及び第３の活性領域のノ ー ド位置を構成しており、これらノード位置に対してそれぞれの電気接続が行われ ることになる。 絶縁性の誘電体材料層（ホウ素・リン・ケイ酸ガラス（ＢＰＳＧ）であるのが 好ましい）３０が、ワード線及びノード位置の上に設けられている。この実施例 においては、絶縁誘電体層３０は平坦化された外側面２９を有するようにプレー ナ化（平坦化）されていて、ノード位置２６、２７、２８から上方に約８，００ ０オングストロームから約１２，０００オングストロームまでの好ましい厚さを 有している。ワード線１６、１９のキャップ２４の最外方の部分から上方の層３ ０の厚さの一例は、約４，５００オングストロームである。必要であれば、層３ ０を堆積させる前に、テトラエチルオルト珪酸又は窒化ケイ素の層の分解によっ て堆積される未ドープのＳｉＯ₂の如き薄いバリヤ層（図示せず）を基板の上に 設けて、ＢＰＳＧ層から基板１２の中へのホウ素又はリンの望ましくない拡散に 対するシールドの役割を果たさせることができる。 硬いマスクすなわちエッチストップ層３１が、絶縁誘電体層の外側に設けられ ている。上記エッチストップ層は、後の説明から分かるように、その下の絶縁誘 電体層３０が実質的に選択的なエッチングを行うことのできる物質から構成され るのが好ましい。層３１の好ましい物質の例としては、ドープされた又は未ドー プのポリシリコン（多結晶シリコン）又はＳｉ₃Ｎ₄を挙げることができる。層３ １の厚さの一例は、２，５００オングストロームである。 図２を参照すると、接点開口３２、３３、３４が、硬いマスク層３１及び絶縁 誘電体層３０の中にエッチングされている。接点開口３２は、第１のノード位置 ２６の上にエッチングされた第１の接点開口を構成している。接点開口３３は、 第２のノード位置２７の上にエッチングされた第２の接点開口を構成している。 接点開口３４は、第３のノード位置２８の上にエッチングされた第３の接点開口 ３４を構成している。各々の接点開口は、その下のそれぞれのノード位置を外側 に露出させない程度だけ、絶縁誘電体層３０の中にエッチングされている。層３ ０の中への好ましいエッチング深さの一例は、３，５００オングストロームであ る。接点開口３２、３３、３４は、第１、第２及び第３の接点ベース（接点基部 ）３５、３６、３７をそれぞれ有しており、これら接点ベースは、ワード線１６ 、 １７、１８、１９及びこれらに関連する最外方の導電面２５から垂直方向外方に 位置している。 図３を参照すると、スペーサ層４０がマスク層３１の上に、従って、絶縁誘電 体材料３０の上に設けられており、上記スペーサ層は、それぞれの接点開口３２ 、３３、３４を完全には充填しない適宜な厚さを有している。上記スペーサ層は 、異方性エッチングを受けた導電性の側壁スペーサを最終的に形成するために使 用される。本プロセスのこの時点における層４０の好ましい材料の例として、ド ープされた又は未ドープのポリシリコンを挙げることができる。 図４を参照すると、スペーサ層４０は異方性エッチングを受けて、第１の接点 開口３２の中の第１の側壁スペーサ４２と、第２の接点開口３３の中の第２の側 壁スペーサ４３と、第３の接点開口３４の中の第３の側壁スペーサ４４とを形成 している。これら側壁スペーサは、最終的には導電性を有するようになされて、 導電性の接点ペデスタルの横方向外方の部分を構成する。従って、図４の構造を 形成するための異方性エッチングを行う前に、スペーサ層４０が導電性を有する ようになされる場合には、スペーサ４２、４３、４４は、これらが形成されると 直ちに導電性を有することになる。図４の異方性エッチングを行う前に、スペー サ層４０が導電性を有するようになされない場合には、スペーサ４２、４３、４ ４は、これらを形成した後に拡散ドーピング、イオン注入又は他の何等かの方法 を実行することによって、導電性を有するようにすることができる。 図５を参照すると、スペーサ層４０を異方性エッチングした後に、エッチング 剤を変えて、第１、第２及び第３の接点開口のそれぞれのベース３５、３６、３ ７をエッチングして、ノード位置２６、２７、２８をそれぞれ外部に露出させる 。そのようなエッチング操作の間に、硬いマスク即ちエッチストップ層３１が、 その下の絶縁誘電体材料層３０のエッチングを制限する。対象とするワード線構 造の側壁スペーサ２３がこの例のように窒化物から構成されている場合には、そ のようなスペーサは、ＢＰＳＧ層３０のエッチング操作の間に十分なエッチング を受けないようにするのが好ましい。スペーサ２３の材料が酸化物から構成され ている場合には、そのような材料は、より一般的には、層３０のエッチング操作 の間にエッチングを受けてノード位置を外部に露出させるが、これは問題とすべ き ものではない。接点開口３２、３３、３４の中に図示のスペーサ４２、４３、４ ４を設けることは、その結果生ずる狭い接点エッチをノード位置に向かってワー ド線の導電性の縁部から離れる方向に動かし、これにより、ノード位置を露出さ せるエッチング操作の間に、上記ワード線を露出させない効果を有するのが望ま しい。従って、スペーサ２３及びキャップ２４は、好ましい実施例の要件ではな い。 図６を参照すると、残っている第１、第２及び第３の接点開口３２、３３、３ ４は、その場で導電性のドープを受けたポリシリコンの如き導電体材料層４６で 充填されている。 図７を参照すると、導電体材料層４６は、絶縁誘電体材料層３０に向かって内 方へエッチングされていて、導電性の第１の接点ペデスタル４８、導電性の第２ の接点ペデスタル５０及び導電性の第３の接点ペデスタル５２を形成している。 各々の接点ペデスタルは、関連するノード位置と効果的に電気接続されている長 手方向内方の部分５３と、長手方向外方の部分５４とを有している。ペデスタル ４８、５０、５２の長手方向外方の部分５４はそれぞれ、異方性エッチングを受 けたスペーサ４２、４３、４４と、半径方向内方の導電性ピラー５６とを有して いる。スペーサ４２、４３、４４は、関連するピラー５６とそれぞれオーム接触 しており、ピラー５６は、それぞれの接点ペデスタルの長手方向外方の部分５４ と長手方向内方の部分５３を含んでいてこれら部分の間で伸長している。好まし いエッチング技術の例としては、化学的／機械的な研磨（ＣＭＰ）及びブランケ ット・プラズマエッチングを挙げることができる。 エッチング技術は、絶縁誘電体層の平坦な表面２９と実質的に同一平面にある ペデスタルの外側面５８をそれぞれ形成し、それぞれの外側面５８は、それぞれ のピラー及びスペーサに対して実質的に同一平面にある共通の外側面を構成する 。上記構造及び方法は、更に、接点ペデスタルの長手方向内方の部分５３よりも 半径方向において幅の広い構造を有するペデスタルキャップ６０を形成し、これ らペデスタルキャップ６０は、実質的に共通の長手方向の厚さ「Ａ」を有してい る。図示の好ましい実施例においては、それぞれの接点ベースとこれらに関連す るノード位置との間の距離は、一定の寸法「Ｃ」を有するものとして図示されて いる。 ワード線１７、１８の最外方の導電面２５の上にある絶縁材料の接点開口のべー スまでの厚さは、寸法「Ｂ」で示されている。「Ａ」及び「Ｂ」は各々、Ｏ．１ ミクロンよりも大きいかあるいはこれに等しいのが最も好ましい。 図８は、その後のウエーハ処理操作を示しており、この処理操作によって、キ ャパシタ構造８７、８８がペデスタル４８、５２と電気的に接続され、また、ビ ット線８９が、ペデスタル５０と電気的に接続される。絶縁層９０が、層３０及 びペデスタル４８、５０、５２の外方に設けられる。キャパシタ収容開口が、層 ９０を貫通してペデスタル４８、５２まで形成される。上記開口の中にキャパシ タの記憶ノード９１が設けられる。層９０がエッチングを受けて、ノード９１の 横方向外方の側壁を露出させる。セルの誘電体層９２及びセルのプレート層９３ が基板の上に設けられる。その後、絶縁層９４が設けられる。接点プラグ９５が 、層９４、９０を貫通してペデスタル５０まで形成される。ビット線８９が、プ ラグ９５と電気的に接続されてＤＲＡＭ回路を作製する。 図９乃至図１３を参照して別の実施例を説明する。適当な場合には、最初に説 明した実施例の参照符号と同様の参照符号を用い、異なる部分は、添字「ａ」に よって示すか、あるいは、別の参照符号で示す。図９は、別の実施例のウエーハ の断片１０ａを示しており、このウエーハの断片は、図１に示すものと実質的に 同じであるが、硬いマスク層３１が省略されており、また、層３０ａの厚さが増 大されている。層３０ａの厚さの例は、約２０，０００オングストロームから約 ２５，０００オングストロームである。 図１０を参照すると、この図は、最初に説明した実施例の図４と同様であるが 、関連するマスク層３１が設けられていない。また、接点開口３２ａ、３３ａ、 ３４ａが絶縁誘電体層３０ａに対してより深く設けられており、関連するスペー サ４２ａ、４３ａ、４４ａは十分に厚い。この厚さは、寸法「Ｆ」で示されてい る。更に、上記スペーサを形成する異方性エッチングは、ワード線の上の層３０ ａの絶縁誘電体材料を効果的に外部に露出させるが、最初に説明した実施例にお いては、絶縁誘電体材料は、層３１によってそのような露出から保護されている 。 図１１を参照すると、最初に説明した実施例の第１、第２及び第３の接点開口 のそれぞれのベースを通してまとめてエッチングする工程は、図示のワード線の 上の絶縁誘電体材料３０ａもエッチングするが、そのエッチングは、上記ワード 線の導電面２５を外部に露出させるには不十分な程度まで行われる。また、「Ｄ 」は、「Ｆ」よりも小さく、０．１ミクロン乃至０．３ミクロンだけ小さいのが 好ましい。最も高い接点開口の接点開ロベースから関連するノード位置までの図 示の寸法「Ｅ」は、ワード線の上の層３０ａのエッチングを受けた寸法「Ｄ」よ りも小さくなる。より好ましい関係は、約１．３Ｅよりも大きいかあるいはこれ に等しい「Ｄ」を有することである。「Ｄ」は、約１．３Ｅから約１．５Ｅに等 しいのが最も好ましい。 図１２を参照すると、導電材料層４６ａが再度堆積されて、残っている第１、 第２及び第３の接点開口をそれぞれのノード位置まで充填する。 図１３を参照すると、エッチングを行って、図示の接点ペデスタル４８、５０ 、５２を形成する。 図１４は、更に別の実施例を示している。適当な場合には、最初に説明した実 施例と同様な参照符号を用いるが、異なる部分は、添字「ｂ」によってあるいは 別の参照符号で示す。図１４は、主として、絶縁誘電体層３０ｂの外側面２９ｂ が最初にプレーナ化されないという点において、最初に説明した実施例と異なっ ている。従って、上記外側面の上に設けられるマスク層３１ｂもプレーナ化され ていない。そのような例を用いた場合には、層３０ｂの好ましい堆積厚さは、１ ４，０００オングストロームよりも大きいかあるいはこれに等しい。次に、図１ ４のウエーハの断片の処理を上述のように行い、エッチング工程を実行して、所 望の導電性の接点ピラーを形成する。 図１５及び図１６を参照して更に別の実施例を説明する。適当な場合には、最 初に説明した実施例と同様な参照符号を用いるが、異なる部分は、添字「ｃ」に よってあるいは別の参照符号で示す。図１５は、図１４と同様であるが、マスク 層３１／３１ｂが省略されており、また、より厚い層３０ｃが設けられている。 この実施例においては、堆積層３０ｃの好ましい堆積厚さは、約２４，０００オ ングストロームよりも大きいかあるいはこれに等しい。 図１６を参照すると、ＢＰＳＧ層３０ｃのエッチングを、好ましくは時限エッ チングとして、ワード線の導電性の外側面２５の上方の約２，０００乃至３，０ ００オングストロームまで下方に実行する。この実施例において窒化物のキャッ プ２４を設けた場合には、該窒化物のキャップの厚さは、約２，０００オングス トロームであるのが最も好ましい。その後、層４６ｃを堆積させる。エッチング 操作は、図７の構造と実質的に同じ構造を形成するように、構成される。 図１７及び図１８を参照して更に別の実施例を説明する。適当な場合には、最 初に説明した実施例と同様な参照符号を用いるが、異なる部分は、添字「ｄ」に よってあるいは別の参照符号で示す。図１７は、絶縁誘電体層３０ｄにＣＭＰの 如きプレーナ・エッチングを施して、最初に、最外方のワード線の外側キャップ ２４の上で停止させ、これにより、エッチストップ・キャップとして効果的に機 能させる、実施例を示している。従って、上記キャップは、所望のプレーナ（平 坦化する）・エッチストップ機能を容易にする又は与えるために、層３０ｄとは 異なる材料から形成する必要がある。その後、絶縁層３１ｄを形成する。 図１８は、上述の好ましい実施例によるその後の処理工程を示しており、この 処理工程によって、接点開口のエッチングを行う直前に、これら接点開口の中に 導電材料が設けられる。この導電材料は最終的に、互いに隔離された又は絶縁さ れた所望の導電性の接点ペデスタルを形成する。上記エッチング操作も、異方性 のドライエッチング（乾式エッチング）、等方性の湿式エッチング又は化学的／ 機械的な研磨とすることができる。 図１９乃至図２３を参照して更に別の実施例を説明する。適当な場合には、最 初に説明した実施例と同様な参照符号を用いるが、異なる部分は、添字「ｅ」に よってあるいは別の参照符号で示す。ウエーハの断片１０ｅには、別個の絶縁材 料キャップを設けることなく、ワード線１６ｅ、１７ｅ、１８ｅ、１９ｅを設け る。上記キャップは、勿論、図１乃至図１６に関して説明した実施例においても 省略することができ、本発明は、添付の請求の範囲によってのみ限定されるべき ものである。キャップの省略は、プレーナ化すべきトポロジーを減少させること を容易にし、また、そうでなければ絶縁層３０−３０ｅに必要とされる厚さの減 少を容易にする。この実施例における上記絶縁層は、約２５，０００オングスト ロームから約３０，０００オングストロームまでの厚さで堆積させるのが好まし い。接点開口３２ｅ、３３ｅ、３４ｅは、図示のようにエッチングされる。接点 開口の絶縁誘電体層３０ｅに対する侵入深さは、図面に対して周囲の回路の外側 部分の最も低いトポロジーより低い深さを与えるために、約６，０００オングス トロームと１２，０００オングストロームとの間であるのが好ましい。 図２０は、最初に説明した実施例の図６に示す処理工程と実質的に順序が等価 の処理工程におけるウエーハの断片１０ｅを示している。 図２１を参照すると、接点開口３２、３３、３４の中の導電性のピラー材料が 、これらに関連するスペーサ及び周囲の絶縁材料と共に、図示のようにエッチン グを受けている。このエッチング操作は、上記スペーサ及び材料を総て実質的に 同じ速度でエッチングして、ノード位置２６、２８の上の又はこれらノード位置 に対する図示のキャパシタ収容開口７０、７２を形成するような、エッチング剤 を用いるのが好ましい。このエッチング剤は、接点開口７４、７６のそれぞれの ベースから関連するそれぞれのノード位置２６、２８まで突出するすなわち伸長 する導電性のピラー７４、７６を形成する。図示の異方性エッチングを行いポリ シリコン及びＢＰＳＧを実質的に同じ速度でエッチングするエッチング剤の例と しては、ＮＦ₃、あるいは、ＣＦ₄及びＣＨＦ₃の組み合わせを挙げることができ る。他のエッチング操作を単なる例として挙げると、最初にＳＦ₆及びＣｌ₂から 成るエッチング剤を用いてポリシリコン及びＢＰＳＧのエッチング操作を順次行 い、次に、ＣＦ₄、ＣＨＦ₃及びＡｒから成る第２のエッチング剤によってエッチ ング操作を行うことができる。 図２２を参照すると、導電材料（導電性のドープを受けたポリシリコンである のが好ましい）から成る第２の層７８が、エッチストップ層３１ｅ（従って、絶 縁誘電体層３０ｅ）の外側及びキャパシタ収容開口７０、７２の中に設けられて おり、上記第２の層の厚さは、上記キャパシタ収容開口を完全には充填しないよ うな厚さを有している。 次に、図２３を参照すると、第２の導電層７８及び第１の導電層４６ｅの両方 に対してエッチング操作が実行される。これらのエッチング操作は、同じ工程で 行われるのが効果的であって、接点ペデスタル５０、並びに、キャパシタ収容開 口７０の中の絶縁されたキャパシタ記憶ノード８０及びキャパシタ収容開口７２ の中の絶縁されたキャパシタ記憶ノード８２を形成する。本発明の好ましい特徴 によれば、これらキャパシタ記憶ノードは、ＤＲＡＭ回路を作製する際のキャパ シタ収容記憶ノードとして用いることができる。図２３の構造を得るための好ま しいエッチング操作は、化学的／機械的な研磨操作である。 上述の実施例は、従来技術の構造に比較してペデスタル構造を改善することを 可能にする。例えば、本件発明者の米国特許第５，３３８，７００号を参照する と、この米国特許明細書に開示される構造は、０．７５ミクロンのピッチの技術 を用いた場合には、０．５ミクロンの長さ及び０．２５ミクロンの幅を有する楕 円形状のベースと、直径が０．５ミクロンの実質的に円形の頂部を有することに なる。この構造は、図示のプラグを形成する自己整合型の密着エッチングに一部 起因する。本発明の好ましいペデスタル構造は、共に実質的に円形であるペデス タルのベース及びペデスタルの頂部を有することができ、０．７５ミクロンのピ ッチの技術を用いた場合に、上記頂部は、０．５ミクロンの直径を有し、また、 上記ベースは、０．２５ミクロンの直径を有する。自己整合型の密着エッチング は必要ではない。 例えば、図２４は、長手方向外方の部分５４ｆ及び長手方向内方の部分５３ｆ を有する接点ペデスタル９９の図解的な平面図を示している。図示のように、上 記長手方向内方の部分及び長手方向外方の部分は、半径方向の断面で見た場合に 、共に実質的に円形であり、半径方向の断面で見た場合に、上記外方部分５４ｆ は、上記内方部分５３ｆよりも大きい（約２倍の大きさ）。 法令に応じて、構造上及び方法上の特徴に関して本発明を幾分明確に文言で説 明した。しかしながら、上に開示した手段は、本発明を実施する好ましい形態を 含んでいるので、本発明は、図示の及び上に説明した特定の特徴に限定されるべ きではないことを理解する必要がある。従って、本発明は、均等論に従って適正 に解釈される添付の請求の範囲の適正な範囲に入る総ての形態又は改善をその権 利として請求する。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，Ｇ Ｈ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ， ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，Ｐ Ｔ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ， ＹＵ

Claims (1)

1. 【特許請求の範囲】 １． 接点ペデスタルを形成する半導体処理方法であって、 電気的な接続を行うべきノード位置を準備する工程と、 前記ノード位置の上に絶縁誘電体材料を設ける工程と、 前記ノード位置の上の前記絶縁誘電体材料をエッチングして、前記ノード位置 を外部に露出させるには不十分な深さを有しベースを含む接点開口を形成する工 程と、 前記接点開口の中の前記絶縁誘電体材料の上に、該接点開口を完全には充填す ることのない厚さを有するスペーサ層を設ける工程と、 前記スペーサ層に異方性エッチングを施して、前記接点開口の中に側壁スペー サを形成する工程と、 前記側壁スペーサを形成した後に、前記接点開口のベースをエッチングして前 記ノード位置を外部に露出させる工程と、 前記接点開口を導電材料によって前記ノード位置まで充填する工程と、 前記側壁スペーサを導電性にする工程と、 前記導電材料をエッチングして、前記側壁スペーサを含む導電性の接点ペデス タルを形成し、該接点ペデスタルが、横方向において対向している隣接する電気 絶縁表面と実質的に同一平面にある外側面を有するようにする工程とを備えるこ と、を特徴とする接点ペデスタルを形成する半導体処理方法。 ２． 請求項１に記載の接点ペデスタルを形成する半導体処理方法において、 前記スペーサ層は、前記異方性エッチングを受ける前に、導電性を有するように なされており、それにより、前記スペーサは、形成されると直ちに導電性を有す るようになされていること、を特徴とする接点ペデスタルを形成する半導体処理 方法。 ３． 請求項１に記載の接点ペデスタルを形成する半導体処理方法において、 前記スペーサ層は、前記異方性エッチングを受ける前には導電性を有するように はなされておらず、前記スペーサは、前記異方性エッチングの後に導電性を有す るようになされること、を特徴とする接点ペデスタルを形成する半導体処理方法 。 ４． 請求項１に記載の接点ペデスタルを形成する半導体処理方法において、 前記絶縁誘電体材料は、最外方の表面を有しており、該最外方の表面は、前記ペ デスタルを形成するエッチング工程の前には、実質的にプレーナ化されていない こと、を特徴とする接点ペデスタルを形成する半導体処理方法。 ５． 請求項１に記載の接点ペデスタルを形成する半導体処理方法において、 前記絶縁誘電体材料は、最外方の表面を有しており、該最外方の表面は、前記ペ デスタルを形成するエッチング工程の前に、実質的に平坦であること、を特徴と する接点ペデスタルを形成する半導体処理方法。 ６． 請求項１に記載の接点ペデスタルを形成する半導体処理方法において、 前記絶縁誘電体材料は、最外方の表面を有しており、該最外方の表面は、前記ペ デスタルを形成するエッチング工程の前には、実質的にプレーナ化されておらず 、前記ペデスタルを形成するエッチング工程の前に、プレーナ化されていないマ スク層が、前記絶縁誘電体材料の前記プレーナ化されていない最外方の表面の上 に設けられること、を特徴とする接点ペデスタルを形成する半導体処理方法。 ７． 請求項１に記載の接点ペデスタルを形成する半導体処理方法において、 更に、 キャパシタ収容開口と、該キャパシタ収容開口の中の前記絶縁誘電体層の上に 、前記キャパシタ収容開口を完全には充填しない厚さを有する導電材料から成る 第２の層とを設ける工程を備え、 前記ペデスタルを形成するエッチング工程は、導電材料から成る前記第２の層 をエッチングして、前記キャパシタ収容開口の中にキャパシタ記憶ノードの絶縁 プレートを形成する工程を含むこと、を特徴とする接点ペデスタルを形成する半 導体処理方法。 ８． 請求項１に記載の接点ペデスタルを形成する半導体処理方法において、 更に、 第２のノード位置と、該第２のノード位置の上の前記絶縁誘電体層に第２のベ ースを含む第２の接点開口とを形成し、前記第２の接点開口が、前記第２のノー ド位置を外部に露出させるには不十分な深さを有するようにする工程と、 前記第２の接点開口の中にも前記スペーサ層を設け、該スペーサ層に異方性エ ッチングを施すことにより、前記第２の接点開口の中に第２の側壁スペーサを設 ける工程と、 前記第２の側壁スペーサを形成した後に、前記第２の接点開口のベースをエッ チングして前記第２のノード位置を外部に露出させる工程と、 前記第２の接点開口を導電材料によって前記第２のノード位置まで充填する工 程と、 前記ペデスタルを形成するエッチング工程の前に、前記絶縁誘電体材料、及び 、前記第２の接点開口を充填している前記導電材料をエッチングして、前記第２ のノード位置の上にキャパシタ収容開口を形成すると共に、前記キャパシタ収容 開口と前記第２のノード位置との間に伸長する導電材料から成るピラーを形成す る工程と、 前記キャパシタ収容開口の中の前記絶縁誘電体層の上に導電材料から成る第２ の層を形成し、該第２の層が、前記キャパシタ収容開口を完全には充填しない厚 さを有するようにする工程とを備えており、 前記ペデスタルを形成するエッチング工程は、導電材料から成る前記第２の層 をエッチングして、前記キャパシタ収容開口の中にキャパシタ記憶ノードの絶縁 プレートを形成する工程を含んでいること、を特徴とする接点ペデスタルを形成 する半導体処理方法。 ９． 請求項８に記載の接点ペデスタルを形成する半導体処理方法において、 前記キャパシタ収容開口を形成するエッチング工程は、前記絶縁誘電体材料、及 び、前記第２の接点開口を充填している前記導電材料を実質的に同じ速度でエッ チングするように実行されること、を特徴とする接点ペデスタルを形成する半導 体処理方法。 １０． 接点ペデスタルを形成する半導体処理方法であって、 間にノード位置を有している電気的な接続を行うべき一対のワード線を設ける 工程と、 前記一対のワード線及び前記ノード位置の上に絶縁誘電体材料を設ける工程と 、 前記ノード位置の上の絶縁誘電体材料を前記一対のワード線の間の前記ノード 位置を外部に露出させない程度までエッチングして接点開口を形成し、該接点開 口が、前記一対のワード線の導電部分の垂直方向外方に位置するベースを有する ようにする工程と、 前記接点開口の中の前記絶縁誘電体材料の上に、前記接点開口を完全には充填 しない厚さを有するスペーサ層を設ける工程と、 前記スペーサ層に異方性エッチングを施して、前記接点開口の中に側壁スペー サを形成すると共に、前記一対のワード線の上の前記絶縁誘電体材料を外部に露 出させる工程と、 前記側壁スペーサを形成した後に、前記接点開口のベースをエッチングして前 記一対のワード線の間の前記ノード位置を外部に露出させ、また、前記一対のワ ード線の上の絶縁誘電体材料も前記一対のワード線を外部に露出させるには不十 分な程度までエッチングする工程と、 前記接点開口を導電材料によって前記ノード位置まで充填する工程と、 前記側壁スペーサを導電性にする工程と、 前記導電材料をエッチングして、前記側壁スペーサを含む導電性の接点ペデス タルを形成し、該接点ペデスタルが、横方向において対向する隣接する電気絶縁 性の表面と実質的に同一平面にある外側面を有するようにする工程とを備えるこ と、を特徴とする接点ペデスタルを形成する半導体処理方法。 １１． 請求項１０に記載の接点ペデスタルを形成する半導体処理方法において 、前記スペーサ層は、前記異方性エッチングを受ける前に、導電性を有するよう になされており、それにより、前記スペーサは、形成されると直ちに導電性を有 するようになされていること、を特徴とする接点ペデスタルを形成する半導体処 理方法。 １２． 請求項１０に記載の接点ペデスタルを形成する半導体処理方法におい て、前記スペーサ層は、前記異方性エッチングを受ける前には導電性を有するよ うにはなされておらず、前記スペーサは、前記異方性エッチングの後に導電性を 有するようになされること、を特徴とする接点ペデスタルを形成する半導体処理 方法。 １３． 請求項１０に記載の接点ペデスタルを形成する半導体処理方法において 、前記絶縁誘電体材料は、最外方の表面を有しており、該最外方の表面は、前記 ペ デスタルを形成するエッチング工程の前には、実質的にプレーナ化されていない こと、を特徴とする接点ペデスタルを形成する半導体処理方法。 １４． 請求項１０に記載の接点ペデスタルを形成する半導体処理方法において 、前記接点開口のベースをエッチングする工程の間に前記一対のワード線の上で エッチングされる絶縁材料の量は、前記接点開口のベースと前記ノード位置との 間の距離に等しいかあるいは該距離の少なくとも約１．３倍であること、を特徴 とする接点ペデスタルを形成する半導体処理方法。 １５． 請求項１０に記載の接点ペデスタルを形成する半導体処理方法において 、前記接点開口のベースをエッチングする工程の間に前記一対のワード線の上で エッチングされる絶縁材料の量は、前記接点開口のベースと前記ノード位置との 間の距離の約１．３倍から約１．５倍であること、を特徴とする接点ペデスタル を形成する半導体処理方法。 １６． キャパシタの記憶ノードを形成する半導体処理方法であって、 絶縁材料の本体中に導電性のピラーを形成する工程と、 前記ピラー及び前記絶縁材料の本体をエッチングして、前記絶縁材料の本体中 にキャパシタ収容開口を形成し、前記ピラーを前記キャパシタ収容開口から突出 させる工程と、 前記キャパシタ収容開口の中に、前記ピラーと電気的に接続されるキャパシタ の記憶ノードを設ける工程とを備えること、を特徴とするキャパシタの記憶ノー ドを形成する半導体処理方法。 １７． 請求項１６に記載の半導体処理方法であって、前記ピラー及び前記絶縁 材料の本体は、実質的に同じ速度でエッチングされること、を特徴とする半導体 処理方法。 １８． 集積回路であって、 ノード位置と、 該ノード位置と電気的に接続される長手方向の導電性の接点ペデスタルとを備 えており、 該接点ペデスタルは、 前記ノード位置と電気的に接続される長手方向内方の部分と、長手方向外方の 部分とを有しており、該長手方向外方の部分は、異方性エッチングを受けた側壁 スペーサと、導電性を有する半径方向内方のピラーとを含んでおり、前記スペー サは、導電性であって前記ピラーと電気的に接続されており、 前記ピラー及び前記スペーサは、実質的に同一平面にある共通の外側面を有し ており、 更に、前記接点ペデスタルの共通の外側面と実質的に同一平面にある実質的に 平坦な外側面を有する絶縁誘電体材料を備えていること、を特徴とする集積回路 。 １９． 集積回路であって、 間にノード位置を有していると共に、導電性の最外方の表面を有している、一 対のワード線と、 前記ノード位置と電気的に接続される長手方向の導電性の接点ペデスタルとを 備えており、 該接点ペデスタルは、 前記ノード位置と電気的に接続される長手方向内方の部分と、長手方向外方の 部分とを有しており、該長手方向外方の部分は、異方性エッチングを受けた側壁 スペーサと、導電性を有する半径方向内方のピラーとを含んでおり、前記スペー サは、導電性であって前記ピラーと電気的に接続されており、前記内方部分は、 前記ピラーを含んでおり、前記スペーサは、ベースを含むと共に長手方向の厚さ を有しており、 前記ピラー及び前記スペーサは、実質的に同一平面にある共通の外側面を有し ており、 更に、 前記ワード線の上に設けられていると共に、前記接点ペデスタルの共通の外側 面と実質的に同一平面にある実質的に平坦な外側面を有している、絶縁誘電体材 料とを備えており、前記ワード線の前記最外方の導電性の表面の上の絶縁誘電体 材料は、（ａ）前記スペーサのベースと前記ノード位置との間の距離、及び、 （ｂ）前記スペーサの長手方向の厚さの合計よりも大きいかあるいは該合計に等 しい厚さをそれぞれ有していること、を特徴とする集積回路。 ２０． 集積回路であって、 ノード位置と、 該ノード位置と電気的に接続される長手方向の導電性の接点ペデスタルとを備 えており、 該接点ペデスタルは、 前記ノード位置と電気的に接続される長手方向内方の部分と、長手方向外方の 部分とを有しており、該長手方向外方の部分は、異方性エッチングを受けた側壁 スペーサと、導電性を有する半径方向内方のピラーとを含んでおり、前記スペー サは、導電性であって前記ピラーと電気的に接続されており、前記長手方向内方 の部分は、半径方向の断面で見て実質的に円形であり、前記長手方向外方の部分 は、半径方向の断面で見て実質的に円形であると共に、半径方向の断面で見て前 記長手方向内方の部分よりも大きいこと、を特徴とする集積回路。