JP2000507741A - 集積回路のキャパシタの記憶ノード用接点ペデスタルを形成するための半導体処理方法 - Google Patents
集積回路のキャパシタの記憶ノード用接点ペデスタルを形成するための半導体処理方法Info
- Publication number
- JP2000507741A JP2000507741A JP9534516A JP53451697A JP2000507741A JP 2000507741 A JP2000507741 A JP 2000507741A JP 9534516 A JP9534516 A JP 9534516A JP 53451697 A JP53451697 A JP 53451697A JP 2000507741 A JP2000507741 A JP 2000507741A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- contact
- pedestal
- conductive
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 title claims abstract description 81
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000003672 processing method Methods 0.000 title claims abstract description 23
- 239000003990 capacitor Substances 0.000 title claims description 44
- 238000003860 storage Methods 0.000 title claims description 16
- 125000006850 spacer group Chemical group 0.000 claims abstract description 74
- 238000005530 etching Methods 0.000 claims abstract description 67
- 239000003989 dielectric material Substances 0.000 claims abstract description 32
- 239000004020 conductor Substances 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims description 34
- 239000000463 material Substances 0.000 claims description 10
- 239000011810 insulating material Substances 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 8
- 238000010292 electrical insulation Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 239000012634 fragment Substances 0.000 description 28
- 238000010586 diagram Methods 0.000 description 16
- 239000000758 substrate Substances 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- VRZFDJOWKAFVOO-UHFFFAOYSA-N [O-][Si]([O-])([O-])O.[B+3].P Chemical compound [O-][Si]([O-])([O-])O.[B+3].P VRZFDJOWKAFVOO-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Coupling Device And Connection With Printed Circuit (AREA)
- Manufacturing Of Electrical Connectors (AREA)
Abstract
Description
Claims (1)
- 【特許請求の範囲】 1. 接点ペデスタルを形成する半導体処理方法であって、 電気的な接続を行うべきノード位置を準備する工程と、 前記ノード位置の上に絶縁誘電体材料を設ける工程と、 前記ノード位置の上の前記絶縁誘電体材料をエッチングして、前記ノード位置 を外部に露出させるには不十分な深さを有しベースを含む接点開口を形成する工 程と、 前記接点開口の中の前記絶縁誘電体材料の上に、該接点開口を完全には充填す ることのない厚さを有するスペーサ層を設ける工程と、 前記スペーサ層に異方性エッチングを施して、前記接点開口の中に側壁スペー サを形成する工程と、 前記側壁スペーサを形成した後に、前記接点開口のベースをエッチングして前 記ノード位置を外部に露出させる工程と、 前記接点開口を導電材料によって前記ノード位置まで充填する工程と、 前記側壁スペーサを導電性にする工程と、 前記導電材料をエッチングして、前記側壁スペーサを含む導電性の接点ペデス タルを形成し、該接点ペデスタルが、横方向において対向している隣接する電気 絶縁表面と実質的に同一平面にある外側面を有するようにする工程とを備えるこ と、を特徴とする接点ペデスタルを形成する半導体処理方法。 2. 請求項1に記載の接点ペデスタルを形成する半導体処理方法において、 前記スペーサ層は、前記異方性エッチングを受ける前に、導電性を有するように なされており、それにより、前記スペーサは、形成されると直ちに導電性を有す るようになされていること、を特徴とする接点ペデスタルを形成する半導体処理 方法。 3. 請求項1に記載の接点ペデスタルを形成する半導体処理方法において、 前記スペーサ層は、前記異方性エッチングを受ける前には導電性を有するように はなされておらず、前記スペーサは、前記異方性エッチングの後に導電性を有す るようになされること、を特徴とする接点ペデスタルを形成する半導体処理方法 。 4. 請求項1に記載の接点ペデスタルを形成する半導体処理方法において、 前記絶縁誘電体材料は、最外方の表面を有しており、該最外方の表面は、前記ペ デスタルを形成するエッチング工程の前には、実質的にプレーナ化されていない こと、を特徴とする接点ペデスタルを形成する半導体処理方法。 5. 請求項1に記載の接点ペデスタルを形成する半導体処理方法において、 前記絶縁誘電体材料は、最外方の表面を有しており、該最外方の表面は、前記ペ デスタルを形成するエッチング工程の前に、実質的に平坦であること、を特徴と する接点ペデスタルを形成する半導体処理方法。 6. 請求項1に記載の接点ペデスタルを形成する半導体処理方法において、 前記絶縁誘電体材料は、最外方の表面を有しており、該最外方の表面は、前記ペ デスタルを形成するエッチング工程の前には、実質的にプレーナ化されておらず 、前記ペデスタルを形成するエッチング工程の前に、プレーナ化されていないマ スク層が、前記絶縁誘電体材料の前記プレーナ化されていない最外方の表面の上 に設けられること、を特徴とする接点ペデスタルを形成する半導体処理方法。 7. 請求項1に記載の接点ペデスタルを形成する半導体処理方法において、 更に、 キャパシタ収容開口と、該キャパシタ収容開口の中の前記絶縁誘電体層の上に 、前記キャパシタ収容開口を完全には充填しない厚さを有する導電材料から成る 第2の層とを設ける工程を備え、 前記ペデスタルを形成するエッチング工程は、導電材料から成る前記第2の層 をエッチングして、前記キャパシタ収容開口の中にキャパシタ記憶ノードの絶縁 プレートを形成する工程を含むこと、を特徴とする接点ペデスタルを形成する半 導体処理方法。 8. 請求項1に記載の接点ペデスタルを形成する半導体処理方法において、 更に、 第2のノード位置と、該第2のノード位置の上の前記絶縁誘電体層に第2のベ ースを含む第2の接点開口とを形成し、前記第2の接点開口が、前記第2のノー ド位置を外部に露出させるには不十分な深さを有するようにする工程と、 前記第2の接点開口の中にも前記スペーサ層を設け、該スペーサ層に異方性エ ッチングを施すことにより、前記第2の接点開口の中に第2の側壁スペーサを設 ける工程と、 前記第2の側壁スペーサを形成した後に、前記第2の接点開口のベースをエッ チングして前記第2のノード位置を外部に露出させる工程と、 前記第2の接点開口を導電材料によって前記第2のノード位置まで充填する工 程と、 前記ペデスタルを形成するエッチング工程の前に、前記絶縁誘電体材料、及び 、前記第2の接点開口を充填している前記導電材料をエッチングして、前記第2 のノード位置の上にキャパシタ収容開口を形成すると共に、前記キャパシタ収容 開口と前記第2のノード位置との間に伸長する導電材料から成るピラーを形成す る工程と、 前記キャパシタ収容開口の中の前記絶縁誘電体層の上に導電材料から成る第2 の層を形成し、該第2の層が、前記キャパシタ収容開口を完全には充填しない厚 さを有するようにする工程とを備えており、 前記ペデスタルを形成するエッチング工程は、導電材料から成る前記第2の層 をエッチングして、前記キャパシタ収容開口の中にキャパシタ記憶ノードの絶縁 プレートを形成する工程を含んでいること、を特徴とする接点ペデスタルを形成 する半導体処理方法。 9. 請求項8に記載の接点ペデスタルを形成する半導体処理方法において、 前記キャパシタ収容開口を形成するエッチング工程は、前記絶縁誘電体材料、及 び、前記第2の接点開口を充填している前記導電材料を実質的に同じ速度でエッ チングするように実行されること、を特徴とする接点ペデスタルを形成する半導 体処理方法。 10. 接点ペデスタルを形成する半導体処理方法であって、 間にノード位置を有している電気的な接続を行うべき一対のワード線を設ける 工程と、 前記一対のワード線及び前記ノード位置の上に絶縁誘電体材料を設ける工程と 、 前記ノード位置の上の絶縁誘電体材料を前記一対のワード線の間の前記ノード 位置を外部に露出させない程度までエッチングして接点開口を形成し、該接点開 口が、前記一対のワード線の導電部分の垂直方向外方に位置するベースを有する ようにする工程と、 前記接点開口の中の前記絶縁誘電体材料の上に、前記接点開口を完全には充填 しない厚さを有するスペーサ層を設ける工程と、 前記スペーサ層に異方性エッチングを施して、前記接点開口の中に側壁スペー サを形成すると共に、前記一対のワード線の上の前記絶縁誘電体材料を外部に露 出させる工程と、 前記側壁スペーサを形成した後に、前記接点開口のベースをエッチングして前 記一対のワード線の間の前記ノード位置を外部に露出させ、また、前記一対のワ ード線の上の絶縁誘電体材料も前記一対のワード線を外部に露出させるには不十 分な程度までエッチングする工程と、 前記接点開口を導電材料によって前記ノード位置まで充填する工程と、 前記側壁スペーサを導電性にする工程と、 前記導電材料をエッチングして、前記側壁スペーサを含む導電性の接点ペデス タルを形成し、該接点ペデスタルが、横方向において対向する隣接する電気絶縁 性の表面と実質的に同一平面にある外側面を有するようにする工程とを備えるこ と、を特徴とする接点ペデスタルを形成する半導体処理方法。 11. 請求項10に記載の接点ペデスタルを形成する半導体処理方法において 、前記スペーサ層は、前記異方性エッチングを受ける前に、導電性を有するよう になされており、それにより、前記スペーサは、形成されると直ちに導電性を有 するようになされていること、を特徴とする接点ペデスタルを形成する半導体処 理方法。 12. 請求項10に記載の接点ペデスタルを形成する半導体処理方法におい て、前記スペーサ層は、前記異方性エッチングを受ける前には導電性を有するよ うにはなされておらず、前記スペーサは、前記異方性エッチングの後に導電性を 有するようになされること、を特徴とする接点ペデスタルを形成する半導体処理 方法。 13. 請求項10に記載の接点ペデスタルを形成する半導体処理方法において 、前記絶縁誘電体材料は、最外方の表面を有しており、該最外方の表面は、前記 ペ デスタルを形成するエッチング工程の前には、実質的にプレーナ化されていない こと、を特徴とする接点ペデスタルを形成する半導体処理方法。 14. 請求項10に記載の接点ペデスタルを形成する半導体処理方法において 、前記接点開口のベースをエッチングする工程の間に前記一対のワード線の上で エッチングされる絶縁材料の量は、前記接点開口のベースと前記ノード位置との 間の距離に等しいかあるいは該距離の少なくとも約1.3倍であること、を特徴 とする接点ペデスタルを形成する半導体処理方法。 15. 請求項10に記載の接点ペデスタルを形成する半導体処理方法において 、前記接点開口のベースをエッチングする工程の間に前記一対のワード線の上で エッチングされる絶縁材料の量は、前記接点開口のベースと前記ノード位置との 間の距離の約1.3倍から約1.5倍であること、を特徴とする接点ペデスタル を形成する半導体処理方法。 16. キャパシタの記憶ノードを形成する半導体処理方法であって、 絶縁材料の本体中に導電性のピラーを形成する工程と、 前記ピラー及び前記絶縁材料の本体をエッチングして、前記絶縁材料の本体中 にキャパシタ収容開口を形成し、前記ピラーを前記キャパシタ収容開口から突出 させる工程と、 前記キャパシタ収容開口の中に、前記ピラーと電気的に接続されるキャパシタ の記憶ノードを設ける工程とを備えること、を特徴とするキャパシタの記憶ノー ドを形成する半導体処理方法。 17. 請求項16に記載の半導体処理方法であって、前記ピラー及び前記絶縁 材料の本体は、実質的に同じ速度でエッチングされること、を特徴とする半導体 処理方法。 18. 集積回路であって、 ノード位置と、 該ノード位置と電気的に接続される長手方向の導電性の接点ペデスタルとを備 えており、 該接点ペデスタルは、 前記ノード位置と電気的に接続される長手方向内方の部分と、長手方向外方の 部分とを有しており、該長手方向外方の部分は、異方性エッチングを受けた側壁 スペーサと、導電性を有する半径方向内方のピラーとを含んでおり、前記スペー サは、導電性であって前記ピラーと電気的に接続されており、 前記ピラー及び前記スペーサは、実質的に同一平面にある共通の外側面を有し ており、 更に、前記接点ペデスタルの共通の外側面と実質的に同一平面にある実質的に 平坦な外側面を有する絶縁誘電体材料を備えていること、を特徴とする集積回路 。 19. 集積回路であって、 間にノード位置を有していると共に、導電性の最外方の表面を有している、一 対のワード線と、 前記ノード位置と電気的に接続される長手方向の導電性の接点ペデスタルとを 備えており、 該接点ペデスタルは、 前記ノード位置と電気的に接続される長手方向内方の部分と、長手方向外方の 部分とを有しており、該長手方向外方の部分は、異方性エッチングを受けた側壁 スペーサと、導電性を有する半径方向内方のピラーとを含んでおり、前記スペー サは、導電性であって前記ピラーと電気的に接続されており、前記内方部分は、 前記ピラーを含んでおり、前記スペーサは、ベースを含むと共に長手方向の厚さ を有しており、 前記ピラー及び前記スペーサは、実質的に同一平面にある共通の外側面を有し ており、 更に、 前記ワード線の上に設けられていると共に、前記接点ペデスタルの共通の外側 面と実質的に同一平面にある実質的に平坦な外側面を有している、絶縁誘電体材 料とを備えており、前記ワード線の前記最外方の導電性の表面の上の絶縁誘電体 材料は、(a)前記スペーサのベースと前記ノード位置との間の距離、及び、 (b)前記スペーサの長手方向の厚さの合計よりも大きいかあるいは該合計に等 しい厚さをそれぞれ有していること、を特徴とする集積回路。 20. 集積回路であって、 ノード位置と、 該ノード位置と電気的に接続される長手方向の導電性の接点ペデスタルとを備 えており、 該接点ペデスタルは、 前記ノード位置と電気的に接続される長手方向内方の部分と、長手方向外方の 部分とを有しており、該長手方向外方の部分は、異方性エッチングを受けた側壁 スペーサと、導電性を有する半径方向内方のピラーとを含んでおり、前記スペー サは、導電性であって前記ピラーと電気的に接続されており、前記長手方向内方 の部分は、半径方向の断面で見て実質的に円形であり、前記長手方向外方の部分 は、半径方向の断面で見て実質的に円形であると共に、半径方向の断面で見て前 記長手方向内方の部分よりも大きいこと、を特徴とする集積回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/622,591 | 1996-03-26 | ||
US08/622,591 US6083831A (en) | 1996-03-26 | 1996-03-26 | Semiconductor processing method of forming a contact pedestal, of forming a storage node of a capacitor |
PCT/US1997/004660 WO1997036327A1 (en) | 1996-03-26 | 1997-03-21 | A semiconductor processing method for forming a contact pedestal for a storage node of a capacitor in integrated circuitry |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004380641A Division JP4585309B2 (ja) | 1996-03-26 | 2004-12-28 | 集積回路のキャパシタの記憶ノード用接点ペデスタルを形成するための半導体処理方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000507741A true JP2000507741A (ja) | 2000-06-20 |
Family
ID=24494762
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9534516A Pending JP2000507741A (ja) | 1996-03-26 | 1997-03-21 | 集積回路のキャパシタの記憶ノード用接点ペデスタルを形成するための半導体処理方法 |
JP2004380641A Expired - Fee Related JP4585309B2 (ja) | 1996-03-26 | 2004-12-28 | 集積回路のキャパシタの記憶ノード用接点ペデスタルを形成するための半導体処理方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004380641A Expired - Fee Related JP4585309B2 (ja) | 1996-03-26 | 2004-12-28 | 集積回路のキャパシタの記憶ノード用接点ペデスタルを形成するための半導体処理方法 |
Country Status (8)
Country | Link |
---|---|
US (5) | US6083831A (ja) |
EP (1) | EP0891634B1 (ja) |
JP (2) | JP2000507741A (ja) |
KR (1) | KR100424220B1 (ja) |
AT (1) | ATE285121T1 (ja) |
AU (1) | AU2342297A (ja) |
DE (1) | DE69731945T2 (ja) |
WO (1) | WO1997036327A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002134711A (ja) * | 2000-10-20 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11297960A (ja) * | 1998-04-16 | 1999-10-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6083831A (en) * | 1996-03-26 | 2000-07-04 | Micron Technology, Inc. | Semiconductor processing method of forming a contact pedestal, of forming a storage node of a capacitor |
US5981333A (en) | 1997-02-11 | 1999-11-09 | Micron Technology, Inc. | Methods of forming capacitors and DRAM arrays |
US6238971B1 (en) | 1997-02-11 | 2001-05-29 | Micron Technology, Inc. | Capacitor structures, DRAM cell structures, and integrated circuitry, and methods of forming capacitor structures, integrated circuitry and DRAM cell structures |
US5905280A (en) | 1997-02-11 | 1999-05-18 | Micron Technology, Inc. | Capacitor structures, DRAM cell structures, methods of forming capacitors, methods of forming DRAM cells, and integrated circuits incorporating capacitor structures and DRAM cell structures |
US5872048A (en) * | 1997-02-28 | 1999-02-16 | Micron Technology, Inc. | Processing methods of forming an electrically conductive plug to a node location |
US5998257A (en) | 1997-03-13 | 1999-12-07 | Micron Technology, Inc. | Semiconductor processing methods of forming integrated circuitry memory devices, methods of forming capacitor containers, methods of making electrical connection to circuit nodes and related integrated circuitry |
US6359302B1 (en) | 1997-10-16 | 2002-03-19 | Micron Technology, Inc. | DRAM cells and integrated circuitry, and capacitor structures |
US6673671B1 (en) * | 1998-04-16 | 2004-01-06 | Renesas Technology Corp. | Semiconductor device, and method of manufacturing the same |
US6208004B1 (en) * | 1998-08-19 | 2001-03-27 | Philips Semiconductor, Inc. | Semiconductor device with high-temperature-stable gate electrode for sub-micron applications and fabrication thereof |
JP2000208728A (ja) * | 1999-01-18 | 2000-07-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP4070919B2 (ja) * | 1999-01-22 | 2008-04-02 | 富士通株式会社 | 半導体装置及びその製造方法 |
US6365453B1 (en) * | 1999-06-16 | 2002-04-02 | Micron Technology, Inc. | Method and structure for reducing contact aspect ratios |
KR100322536B1 (ko) * | 1999-06-29 | 2002-03-18 | 윤종용 | 에치 백을 이용한 다결정 실리콘 컨택 플러그 형성방법 및 이를 이용한 반도체 소자의 제조방법 |
US6159818A (en) * | 1999-09-02 | 2000-12-12 | Micron Technology, Inc. | Method of forming a container capacitor structure |
US6395600B1 (en) * | 1999-09-02 | 2002-05-28 | Micron Technology, Inc. | Method of forming a contact structure and a container capacitor structure |
US6235580B1 (en) * | 1999-12-20 | 2001-05-22 | Taiwan Semiconductor Manufacturing Company | Process for forming a crown shaped capacitor structure for a DRAM device |
US6486024B1 (en) * | 2000-05-24 | 2002-11-26 | Infineon Technologies Ag | Integrated circuit trench device with a dielectric collar stack, and method of forming thereof |
US6232168B1 (en) * | 2000-08-25 | 2001-05-15 | Micron Technology, Inc. | Memory circuitry and method of forming memory circuitry |
US6391711B1 (en) | 2000-10-03 | 2002-05-21 | Vanguard International Semiconductor Corporation | Method of forming electrical connection between stack capacitor and node location of substrate |
US6312985B1 (en) * | 2000-10-10 | 2001-11-06 | United Microelectronics Corp. | Method of fabricating a bottom electrode |
US6667237B1 (en) * | 2000-10-12 | 2003-12-23 | Vram Technologies, Llc | Method and apparatus for patterning fine dimensions |
US6627493B2 (en) | 2001-03-28 | 2003-09-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned method for fabricating a capacitor under bit-line (cub) dynamic random access memory (DRAM) cell structure |
US6645806B2 (en) * | 2001-08-07 | 2003-11-11 | Micron Technology, Inc. | Methods of forming DRAMS, methods of forming access transistors for DRAM devices, and methods of forming transistor source/drain regions |
US6710391B2 (en) * | 2002-06-26 | 2004-03-23 | Texas Instruments Incorporated | Integrated DRAM process/structure using contact pillars |
KR100429374B1 (ko) * | 2002-07-18 | 2004-04-29 | 주식회사 하이닉스반도체 | 강유전성 캐패시터 형성 방법 |
US6696339B1 (en) | 2002-08-21 | 2004-02-24 | Micron Technology, Inc. | Dual-damascene bit line structures for microelectronic devices and methods of fabricating microelectronic devices |
KR100476690B1 (ko) * | 2003-01-17 | 2005-03-18 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
US7375033B2 (en) * | 2003-11-14 | 2008-05-20 | Micron Technology, Inc. | Multi-layer interconnect with isolation layer |
US7154734B2 (en) * | 2004-09-20 | 2006-12-26 | Lsi Logic Corporation | Fully shielded capacitor cell structure |
US7226845B2 (en) | 2005-08-30 | 2007-06-05 | Micron Technology, Inc. | Semiconductor constructions, and methods of forming capacitor devices |
KR100965030B1 (ko) * | 2007-10-10 | 2010-06-21 | 주식회사 하이닉스반도체 | 반도체 소자 및 반도체 소자의 콘택 플러그 형성 방법 |
US9056887B2 (en) | 2011-07-26 | 2015-06-16 | Elitech Holding B.V. | Minor groove binder phosphoramidites and methods of use |
KR102289985B1 (ko) | 2014-12-08 | 2021-08-17 | 삼성디스플레이 주식회사 | 표시 장치 |
CN106449591B (zh) * | 2015-08-11 | 2019-02-19 | 旺宏电子股份有限公司 | 连接结构及其制作方法 |
US9922877B2 (en) * | 2015-08-14 | 2018-03-20 | Macronix International Co., Ltd. | Connector structure and method for fabricating the same |
Family Cites Families (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0654630B2 (ja) * | 1986-04-03 | 1994-07-20 | 株式会社日立製作所 | 開閉器の補助消弧装置 |
JPS62286270A (ja) * | 1986-06-05 | 1987-12-12 | Sony Corp | 半導体メモリ装置 |
US4855801A (en) * | 1986-08-22 | 1989-08-08 | Siemens Aktiengesellschaft | Transistor varactor for dynamics semiconductor storage means |
JPS63133565A (ja) * | 1986-11-25 | 1988-06-06 | Matsushita Electronics Corp | 半導体記憶装置 |
JPH01100960A (ja) * | 1987-10-14 | 1989-04-19 | Hitachi Ltd | 半導体集積回路装置 |
JPH01215060A (ja) * | 1988-02-24 | 1989-08-29 | Sony Corp | メモリ装置の製造方法 |
JP2838412B2 (ja) * | 1988-06-10 | 1998-12-16 | 三菱電機株式会社 | 半導体記憶装置のキャパシタおよびその製造方法 |
US4898841A (en) * | 1988-06-16 | 1990-02-06 | Northern Telecom Limited | Method of filling contact holes for semiconductor devices and contact structures made by that method |
JPH0828473B2 (ja) * | 1988-09-29 | 1996-03-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
US5068711A (en) * | 1989-03-20 | 1991-11-26 | Fujitsu Limited | Semiconductor device having a planarized surface |
US5166090A (en) * | 1989-05-01 | 1992-11-24 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor random access memory cell |
US5010039A (en) * | 1989-05-15 | 1991-04-23 | Ku San Mei | Method of forming contacts to a semiconductor device |
JP2528719B2 (ja) * | 1989-12-01 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置 |
US5231296A (en) * | 1989-12-19 | 1993-07-27 | Texas Instruments Incorporated | Thin film transistor structure with insulating mask |
US5243220A (en) | 1990-03-23 | 1993-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device having miniaturized contact electrode and wiring structure |
KR930006730B1 (ko) * | 1991-03-20 | 1993-07-23 | 삼성전자 주식회사 | 고집적 반도체 메모리장치의 커패시터 제조방법 |
KR940007391B1 (ko) * | 1991-08-23 | 1994-08-16 | 삼성전자 주식회사 | 고집적 반도체 메모리장치의 제조방법 |
US5192703A (en) | 1991-10-31 | 1993-03-09 | Micron Technology, Inc. | Method of making tungsten contact core stack capacitor |
US5170243A (en) | 1991-11-04 | 1992-12-08 | International Business Machines Corporation | Bit line configuration for semiconductor memory |
US5206183A (en) * | 1992-02-19 | 1993-04-27 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells |
US5362666A (en) * | 1992-09-18 | 1994-11-08 | Micron Technology, Inc. | Method of producing a self-aligned contact penetrating cell plate |
US5354712A (en) * | 1992-11-12 | 1994-10-11 | Northern Telecom Limited | Method for forming interconnect structures for integrated circuits |
US5266514A (en) * | 1992-12-21 | 1993-11-30 | Industrial Technology Research Institute | Method for producing a roughened surface capacitor |
US5340763A (en) * | 1993-02-12 | 1994-08-23 | Micron Semiconductor, Inc. | Multi-pin stacked capacitor utilizing micro villus patterning in a container cell and method to fabricate same |
US5401681A (en) | 1993-02-12 | 1995-03-28 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells |
US5563089A (en) | 1994-07-20 | 1996-10-08 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
US5338700A (en) * | 1993-04-14 | 1994-08-16 | Micron Semiconductor, Inc. | Method of forming a bit line over capacitor array of memory cells |
US5605857A (en) | 1993-02-12 | 1997-02-25 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
US5340765A (en) * | 1993-08-13 | 1994-08-23 | Micron Semiconductor, Inc. | Method for forming enhanced capacitance stacked capacitor structures using hemi-spherical grain polysilicon |
KR950014980A (ko) | 1993-11-19 | 1995-06-16 | 김주용 | 반도체 소자의 캐패시터 형성방법 |
KR100231593B1 (ko) * | 1993-11-19 | 1999-11-15 | 김주용 | 반도체 소자의 캐패시터 제조방법 |
KR0119961B1 (ko) | 1993-12-30 | 1997-10-27 | 김주용 | 반도체 소자의 캐패시터 제조방법 |
KR950021644A (ko) | 1993-12-31 | 1995-07-26 | 김주용 | 반도체 기억장치 및 그 제조방법 |
US5629539A (en) * | 1994-03-09 | 1997-05-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device having cylindrical capacitors |
US5418180A (en) * | 1994-06-14 | 1995-05-23 | Micron Semiconductor, Inc. | Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon |
US5538592A (en) * | 1994-07-22 | 1996-07-23 | International Business Machines Corporation | Non-random sub-lithography vertical stack capacitor |
JP2956482B2 (ja) | 1994-07-29 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
US5604147A (en) | 1995-05-12 | 1997-02-18 | Micron Technology, Inc. | Method of forming a cylindrical container stacked capacitor |
US5556802A (en) | 1995-06-07 | 1996-09-17 | International Business Machines Corporation | Method of making corrugated vertical stack capacitor (CVSTC) |
US5597756A (en) | 1995-06-21 | 1997-01-28 | Micron Technology, Inc. | Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack |
US5607879A (en) * | 1995-06-28 | 1997-03-04 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for forming buried plug contacts on semiconductor integrated circuits |
US5700731A (en) * | 1995-12-07 | 1997-12-23 | Vanguard International Semiconductor Corporation | Method for manufacturing crown-shaped storage capacitors on dynamic random access memory cells |
US6083831A (en) * | 1996-03-26 | 2000-07-04 | Micron Technology, Inc. | Semiconductor processing method of forming a contact pedestal, of forming a storage node of a capacitor |
-
1996
- 1996-03-26 US US08/622,591 patent/US6083831A/en not_active Expired - Lifetime
-
1997
- 1997-03-21 KR KR10-1998-0705931A patent/KR100424220B1/ko not_active IP Right Cessation
- 1997-03-21 AT AT97916177T patent/ATE285121T1/de active
- 1997-03-21 AU AU23422/97A patent/AU2342297A/en not_active Abandoned
- 1997-03-21 JP JP9534516A patent/JP2000507741A/ja active Pending
- 1997-03-21 DE DE69731945T patent/DE69731945T2/de not_active Expired - Lifetime
- 1997-03-21 EP EP97916177A patent/EP0891634B1/en not_active Expired - Lifetime
- 1997-03-21 WO PCT/US1997/004660 patent/WO1997036327A1/en active IP Right Grant
- 1997-10-16 US US08/951,854 patent/US6331725B1/en not_active Expired - Fee Related
-
1998
- 1998-11-09 US US09/189,030 patent/US6300213B1/en not_active Expired - Fee Related
-
2000
- 2000-05-30 US US09/584,156 patent/US6312984B1/en not_active Expired - Fee Related
-
2001
- 2001-10-03 US US09/970,949 patent/US6498375B2/en not_active Expired - Fee Related
-
2004
- 2004-12-28 JP JP2004380641A patent/JP4585309B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002134711A (ja) * | 2000-10-20 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20020020883A1 (en) | 2002-02-21 |
KR19990082204A (ko) | 1999-11-25 |
DE69731945D1 (de) | 2005-01-20 |
EP0891634A1 (en) | 1999-01-20 |
EP0891634B1 (en) | 2004-12-15 |
ATE285121T1 (de) | 2005-01-15 |
US6331725B1 (en) | 2001-12-18 |
US6300213B1 (en) | 2001-10-09 |
JP2005101666A (ja) | 2005-04-14 |
JP4585309B2 (ja) | 2010-11-24 |
EP0891634A4 (en) | 1999-12-01 |
DE69731945T2 (de) | 2005-12-22 |
US6312984B1 (en) | 2001-11-06 |
US6498375B2 (en) | 2002-12-24 |
WO1997036327A1 (en) | 1997-10-02 |
AU2342297A (en) | 1997-10-17 |
KR100424220B1 (ko) | 2004-11-10 |
US6083831A (en) | 2000-07-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4585309B2 (ja) | 集積回路のキャパシタの記憶ノード用接点ペデスタルを形成するための半導体処理方法 | |
US8941165B2 (en) | Methods of fabricating integrated circuit capacitors having u-shaped lower capacitor electrodes | |
CN1165984C (zh) | 形成受控深沟槽顶部隔离层的装置和方法 | |
US6395602B2 (en) | Method of forming a capacitor | |
US6207574B1 (en) | Method for fabricating a DRAM cell storage node | |
US20010012657A1 (en) | Methods of electrically contacting to conductive plugs, methods of forming contact openings, and methods of forming dynamic random access memory circuitry | |
US20010014499A1 (en) | Methods of forming storage capacitors in integrated circuitry memory cells and integrated circuitry | |
US6049101A (en) | Processing methods of forming a capacitor, and capacitor construction | |
US6355518B1 (en) | Method for making a DRAM cell with deep-trench capacitors and overlying vertical transistors | |
KR100772899B1 (ko) | 반도체 메모리 소자 및 그 제조 방법 | |
JP3599874B2 (ja) | ビット線の形成方法 | |
US5491104A (en) | Method for fabricating DRAM cells having fin-type stacked storage capacitors | |
US5872048A (en) | Processing methods of forming an electrically conductive plug to a node location | |
EP1320885A2 (en) | Vertical transistor trench capacitor dram cell and method of making the same | |
US6245633B1 (en) | Fabrication method for a double-side double-crown stacked capacitor | |
US6559002B1 (en) | Rough oxide hard mask for DT surface area enhancement for DT DRAM | |
US6214687B1 (en) | Method of forming a capacitor and a capacitor construction | |
KR100487915B1 (ko) | 반도체소자의캐패시터형성방법 | |
KR100471411B1 (ko) | 플러그 심을 억제할 수 있는 반도체소자 제조방법 | |
JP3620702B2 (ja) | 半導体装置の製造方法 | |
KR100238194B1 (ko) | 반도체메모리장치의 커패시터 및 그 제조방법 | |
TWI246164B (en) | Manufacturing method for capacitor of DRAM | |
JP2003258122A (ja) | 半導体装置及びその製造方法 | |
JP2002170939A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040629 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040928 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20041115 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050215 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050513 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050627 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061003 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20061227 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070219 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070329 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070619 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071018 |
|
A72 | Notification of change in name of applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A721 Effective date: 20070918 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20071122 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20071213 |