KR100424220B1 - 집적회로에있어서캐패시터의축적노드에대한접속페디스털을형성하기위한반도체처리방법 - Google Patents

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Abstract

접속 페디스털을 형성하는 반도체 처리 방법은 a) 전기적 연결이 이루어지는 노드점(node location)을 제공하는 단계와, b) 노드점(node location) 상에 절연 유전체(insulating dielectric material)를 제공하는 단계와, c) 노드점을 외부로 노출시키지 않을 정도로 노드점 상의 절연 유전체 내로 베이스를 구비한 접속공(contact opening)을 에칭하여 형성하는 단계와, d) 접속공 내의 절연 유전체 상에 이격자층(spacer layer)을 접속공을 완전히 채우지는 않을 정도의 두께로 제공하는 단계와, e) 이격자층을 이방성(anisotropically) 에칭하여 접속공 내에 측벽 이격자(sidewall spacer)를 형성하는 단계와, f) 측벽 이격자를 형성한 후에 접속공의 베이스를 관통하여 에칭하여 노드점을 외부로 노출시키는 단계와, g) 노드점까지 도전성 물질(electrically conductive material)로 접속공을 채우는 단계와, h) 측벽 이격자를 전기적으로 도전시키는 단계를 포함한다.

Description

집적회로에 있어서 캐패시터의 축적노드에 대한 접속 페디스털을 형성하기 위한 반도체 처리 방법
DRAM의 메모리셀 밀도가 증가함에 따라 셀면적이 감소함에도 불구하고 충분히 높은 축적 캐패시턴스(storage capacitance)를 유지하고자 하는 시도가 계속되고 있다. 덧붙여 셀면적을 감소시키려는 시도도 함께 이루어지고 있다. 셀 캐패시턴스를 증가시키는 기본적인 방법은 셀구조 기술에 의한 것이다. 그러한 기술들은 트렌치 캐패시터(trenched capacitor)나 스택 캐패시터(stacked capacitor)와 같은 3차원 셀 캐패시터를 포함한다.
통상의 스택 캐패시터 DRAM 어레이는 매입 비트선(buried bit line) 또는 비매입 비트선(non-buried bit line) 구조를 사용한다. 매입 비트선 구조에 있어서, 비트선들은 메모리셀 전계효과트랜지스터(FET)의 비트선 접속점(bit line contact)에 수직방향으로 밀접하게 제공되고, 셀 캐패시터는 워드선의 최상부와 비트선 위에 수평으로 형성된다. 비매입 비트선 구조에 있어서, 깊은 수직 접속점(deepvertical contact)은 두꺼운 절연층을 관통하여 셀 FET까지 형성되고, 캐패시터 구조가 워드선 위 및 비트선 아래에 제공된다. 전술한 비매입 비트선 구조는 또한 "capacitor-under-bit line" 또는 "bit line-over-capacitor" 구조로 불려지기도 한다.
DRAM과 기타 집적회로에 있어서, 반도체 기판(substrate)의 도전성 확산 영역(electrically conductive diffusion region)에 대하여 통상 오믹 접속(ohmic electric contact)이 기판 상의 한 쌍의 도전성 선 사이에 형성된다. 어떤 실시예에서는 기판과의 전기적 연결을 방해하는 수직구조에도 불구하고 접속 플러그 또는 접속 페디스털을 이용하여 기판과의 전기적 연결을 용이하게 한다. 전술한 사항들은 페디스털을 통하여 확산 영역에 대한 도전성 선 접속점을 형성하기 위하여 보다 큰 과녁면적(targeting area)을 생성할 수 있는 장점을 제공한다. 본 발명자의 선행 특허인 미국 특허 제 5,338,700호; 제 5,340,763호; 제 5,362,666호; 제 5,401,681호는 참고의 목적으로 본 명세서와 합쳐진다.
본 발명은 접속 페디스털을 형성하는 반도체 처리 방법과 접속 페디스털을 채용하는 집적회로에 관한 것이다. 또한, 본 발명은 캐패시터의 축적노드를 형성하는 방법에 관한 것이다.
본 발명의 바람직한 실시예는 다음의 첨부된 도면을 참고하여 설명된다.
도 1은 하나의 처리공정 중인 본 발명에 따른 반도체 웨이퍼 프래그먼트(wafer fragment)를 나타내는 개략적인 단면도이다.
도 2는 도 1에 도시된 공정의 후속 공정 중의 도 1의 반도체 웨이퍼 프래그먼트를 나타내는 도면이다.
도 3은 도 2에 도시된 공정의 후속 공정 중인 도 1의 반도체 웨이퍼 프래그먼트를 나타내는 도면이다.
도 4는 도 3에 도시된 공정의 후속 공정 중인 도 1의 반도체 웨이퍼 프래그먼트를 나타내는 도면이다.
도 5는 도 4에 도시된 공정의 후속 공정 중인 도 1의 반도체 웨이퍼 프래그먼트를 나타내는 도면이다.
도 6은 도 5에 도시된 공정의 후속 공정 중인 도 1의 반도체 웨이퍼 프래그먼트를 나타내는 도면이다.
도 7은 도 6에 도시된 공정의 후속 공정 중인 도 1의 반도체 웨이퍼 프래그먼트를 나타내는 도면이다.
도 8은 도 7에 도시된 공정의 후속 공정 중인 도 1의 반도체 웨이퍼 프래그먼트를 나타내는 도면이다.
도 9는 하나의 처리공정 중인 본 발명의 제 2의 실시예에 따른 반도체 웨이퍼 프래그먼트를 개략적으로 나타내는 단면도이다.
도 10은 도 9에 도시된 공정의 후속 공정 중인 도 9의 반도체 웨이퍼 프래그먼트를 나타내는 도면이다.
도 11은 도 10에 도시된 공정의 후속 공정 중인 도 9의 반도체 웨이퍼 프래그먼트를 나타내는 도면이다.
도 12는 도 11에 도시된 공정의 후속 공정 중인 도 9의 반도체 웨이퍼 프래그먼트를 나타내는 도면이다.
도 13은 도 12에 도시된 공정의 후속 공정 중인 도 9의 반도체 웨이퍼 프래그먼트를 나타내는 도면이다.
도 14는 하나의 처리공정 중인 본 발명의 제 3의 실시예에 따른 반도체 웨이퍼 프래그먼트를 개략적으로 나타내는 단면도이다.
도 15는 하나의 처리공정 중인 본 발명의 제 4의 실시예에 따른 반도체 웨이퍼 프래그먼트를 개략적으로 나타내는 단면도이다.
도 16은 도 15에 도시된 공정의 후속 공정 중인 도 15의 반도체 웨이퍼 프래그먼트를 나타내는 도면이다.
도 17은 하나의 처리공정 중인 본 발명의 제 5의 실시예에 따른 반도체 웨이퍼 프래그먼트를 개략적으로 나타내는 단면도이다.
도 18은 도 17에 도시된 공정의 후속 공정 중인 도 17의 반도체 웨이퍼 프래그먼트를 나타내는 도면이다.
도 19는 하나의 처리공정 중인 본 발명의 제 6의 실시예에 따른 반도체 웨이퍼 프래그먼트를 개략적으로 나타내는 단면도이다.
도 20은 도 19에 도시된 공정의 후속 공정 중인 도 19의 반도체 웨이퍼 프래그먼트를 나타내는 도면이다.
도 21은 도 20에 도시된 공정의 후속 공정 중인 도 19의 반도체 웨이퍼 프래그먼트를 나타내는 도면이다.
도 22는 도 21에 도시된 공정의 후속 공정 중인 도 19의 반도체 웨이퍼 프래그먼트를 나타내는 도면이다.
도 23은 도 22에 도시된 공정의 후속 공정 중인 도 19의 반도체 웨이퍼 프래그먼트를 나타내는 도면이다.
도 24는 본 발명에 따른 접속 페디스털(contact pedestal)를 개략적으로 나타낸 평면도이다.
본 발명의 명세서는 과학과 유용한 기술의 발전을 도모한다는 미국 특허법 상의 목적을 촉진하기 위하여 제출된다.
본 발명의 하나의 특징에 따르면, 접속 페디스털을 형성하는 반도체 처리 방법은 전기적 연결이 이루어지는 노드점(node location)을 제공하는 단계와, 노드점(node location) 상에 절연 유전체(insulating dielectric material)를 제공하는 단계와, 노드점 상의 절연 유전체 내로 베이스를 구비한 접속공(contactopening)을 노드점을 외부로 노출시키지 않을 정도로 에칭하는 단계와, 접속공 내의 절연 유전체 상에 이격자층(spacer layer)을 접속공을 완전히 채우지는 않을 정도의 두께로 제공하는 단계와, 이격자층을 이방성(anisotropically) 에칭하여 접속공 내에 측벽 이격자(sidewall spacer)를 형성하는 단계와, 측벽 이격자를 형성한 후에 접속공의 베이스를 관통하여 에칭하여 노드점을 외부로 노출시키는 단계와, 도전성 물질(electrically conductive material)로 접속공을 노드점까지 채우는 단계와, 측벽 이격자를 전기적으로 도전시키는 단계; 그리고 도전성 물질을 에칭하여 측벽 이격자를 구비하고, 측방향으로 마주보는 인접한 절연면(electrically insulative surface)과 거의 같은 평면에 있는 외부표면(outer surface)을 갖는 도전성 접속 페디스털(contact pedestal)을 형성하는 단계로 이루어진다.
본 발명의 다른 특징에 따르면, 집적 회로는 노드점과; 방사상 내부 도전성 필러; 및 상기 필러와 전기적으로 연결되어 있고 이방성 에칭된 도전성 측벽 이격자;를 구비한 외부 세로부(outer longitudinal portion)와 상기 노드점과 연결된 내부 세로부(inner longitudinal portion)를 구비하고, 필러와 이격자가 거의 같은 평면에 있는 공통 외부표면(common outer surface)을 가지며, 노드점과 전기적으로 연결된 세로방향의 도전성 접속 페디스털과; 그리고 접속 페디스털 공통 외부 표면과 거의 같은 평면에 있는 거의 편평한 외부 표면을 갖는 절연 유전체를 구비한다.
본 발명의 또다른 특징에 따르면, 캐패시터의 축적 노드를 형성하는 반도체 처리 방법은 한 덩어리의(a mass of) 절연 물질 내에 도전성 필러(pillar)를 제공하는 단계와, 상기 필러와 상기 절연 물질을 에칭하여 상기 절연 물질 내에 캐패시터 수용공을 형성하고 상기 필러가 상기 캐패시터 수용공으로부터 돌출되게 하는 단계와, 그리고 상기 캐패시터 수용공 내에 상기 필러와 전기적으로 연결된 캐패시터 축적 노드(capacitor storage node)를 제공하는 단계로 이루어진다.
도 1 내지 7을 참고하여 본 발명의 제 1의 실시예를 설명한다. 도 1은 벌크 단결정 실리콘 기판(bulk monocrystalline silicon substrate)(12)과 한 쌍의 이격된 산화영역(field oxide region)(14)으로 구성되어 있는 반도체 웨이퍼의 일부(10)를 나타내고 있다. 영역 14는 그 사이의 활성영역(active area)(15)과 경계를 이루고 있다. 일련의 4개의 워드선(wordline) 구조(16)(17)(18)(19)가 기판에 대하여 제공된다. 단면으로 도시된 웨이퍼의 일부(10)에 있어서, 워드선 16과 19는서로 마주보는 산화영역(14)위에 놓여지며, 워드선 17과 18은 활성영역(15) 위에 위치한다. 워드선(16)(17)(18)(19)은 각각 게이트 유전층(20)과, 그 위에 도전되도록 도핑된 폴리실리콘층(21)과, 그와 결합된 규화물층(silicide layer)(22)과, 전기적으로 절연된 측벽 이격자(spacer)(23) 및 캡(cap)(24)으로 구성되어 있다. 전술한 워드선의 구성은 예를 들어 산화물, 질화물 또는 그밖의 전기적으로 절연된 물질로 이루어진 이격자(23)와 캡(24)을 갖는 통상의 구성도 가능하다. 각각의 워드선은 도전성 표면(25)을 구비하는데, 도전성 표면(25)는 바람직하게는 내화성의 실리사이드층(22)의 최상부 표면이 된다. 도전되도록 도핑된 확산영역(diffusion region)(26)(27)(28)이 도시된 바와 같이 인접한 워드선(17)(18)과 엇갈리도록 기판 내에 제공되고, 각각 제 1, 제 2, 제 3의 활성영역 노드점을 형성한다. 상기 노드점들에서는 전기적 결합이 이루어진다.
바람직하게는 보로포스포실리케이트 유리(borophosphosilicate glass, BPSG)로 된, 절연 유전층(30)이 워드선과 노드점 위에 제공된다. 본 실시예에 있어서, 절연 유전층(30)은 평탄화되어 외곽평면(29)을 구비하고, 바람직하게는 노드점(16)(27)(28) 위로 약 8,000Å 내지 12,000Å의 두께를 가지도록 제공된다. 일례로, 워드선(16)(19)의 캡(24)의 최외곽부 위에 형성된 유전층(30)의 두께는 약 45,000Å이다. 바람직하게는, 테트라에틸오소실리케이트(tetraethylorthosilicate) 또는 질화규소층을 분해하여 형성되는, 도핑되지 않은 이산화규소(SiO2)와 같은 얇은 배리어층(barrier layer)(미도시됨)이 유전층(30)을 형성하기 전에 기판 위에제공될 수 있다. 상기 배리어층은 BPSG층(30)으로부터 기판(12)으로의 바람직하지 않은 붕소 또는 인의 확산을 막는 차단층으로서의 역할을 한다.
절연 유전층(30)의 바깥쪽에는 경화마스크(hard mask) 또는 에치차단층(etch stop layer)(31)이 제공된다. 바람직하게는 경화마스크층(31)은 후술하는 바와 같이 아래의 절연 유전층(30)이 선택적으로 에칭될 수 있는 물질로 이루어진다. 예를 들어, 경화마스크층(31)을 이루는 물질은 도핑된 또는 도핑되지 않은 폴리실리콘 또는 Si3N4를 포함한다. 또한, 예를 들어 경화마스크층(31)의 두께는 2,500Å이다.
도 2를 참고하면, 접속공(contact opening)(32)(33)(34)은 경화마스크층(31)과 절연 유전층(30) 내로 에칭된다. 접속공(32)은 제 1의 노드점(26) 상부에 에칭된 제 1의 접속공을 구성한다. 접속공(33)은 제 2의 노드점(27) 상부에 에칭된 제 2의 접속공을 구성한다. 접속공(34)은 제 3의 노드점(28) 상부에 에칭된 제 3의 접속공을 구성한다. 각각의 접속공은 아래에 위치하는 각각의 노드점들이 외부로 노출되지 않을 정도까지 절연 유전층(30) 내로 에칭된다. 예를 들어 바람직한 유전층(30)으로의 에칭 깊이는 3,500Å이다. 접속공(32)(33)(34)은 각각 제 1, 제 2, 제 3의 접속 베이스(35)(36)(37)을 포함한다. 상기 접속 베이스(35)(36)(37)은 워드선(16)(17)(18)과 각각의 최외곽 도전성 표면(25)의 바깥쪽 상부에 위치한다.
도 3을 참고하면, 이격자층(40)이 마스크층(31) 위에, 따라서 절연 유전층(30) 위에 각각의 접속공(32)(33)(34)을 완전히 채우지는 않을 정도의 적정 두께로 제공된다. 상기 이격자층(40)은 최종적으로 이방성(anisotropically) 에칭된 도전성 측벽 이격자(sidewall spacer)를 생성하는데 이용된다. 예를 들어 이 시점에서 이격자층(40)을 이루는 물질은 도핑된 또는 도핑되지 않은 폴리실리콘을 포함한다.
도 4를 참고하면, 이격자층(40)은 이방성 에칭되어 제 1의 접속공(32) 내에 제 1의 측벽 이격자(42)와, 제 2의 접속공(33) 내에 제 2의 측벽 이격자(43) 및 제 1의 접속공(34) 내에 제 1의 측벽 이격자(44)를 형성한다. 상기 측벽 이격자들은 최종적으로 전기적으로 도전되어 도전성 접속 페디스털(pedistal)의 측면 외곽부를 구성한다. 따라서, 이격자층(40)이 도 4의 구성을 형성하기 위한 이방성 에칭공정 전에 전기적으로 도전되어 있다면, 이격자(42)(43)(44)는 형성과 동시에 전기적으로 도전될 것이다. 또한, 이격자층(40)이 도 4의 구성을 형성하기 위한 이방성 에칭공정 전에 전기적으로 도전되어 있지 않다면, 이격자(42)(43)(44)는 형성 된 후에 확산 도핑(diffusion doping), 이온 주입(ion implant) 또는 기타 방법으로 전기적으로 도전될 것이다.
도 5를 참고하면, 이방성 이격자층(40)을 에칭한 후에는 제 1, 제 2 및 제 3의 접속공 베이스(35)(36)(37)를 각각 에칭하여 각각의 노드점(26)(27)(28)을 외부로 노출시킨다. 상기 에칭공정 중에 경화마스크층 또는 에치차단층(31)은 그 밑의 절연 유전층(30)이 에칭되는 것을 방지한다. 전술한 실시예에서 만약 워드선 구성의 측벽 이격자(23)가 질화물로 구성된다면, 상기 경화마스크층(31)은 바람직하게는 BPSG층(30)이 에칭되는 동안 그다지 에칭되지 않는다. 만약 이격자(23)가 산화물로 구성된다면 상기 경화마스크층(31)은 통상 BPSG층(30)이 에칭되는 동안 에칭되어 노드점을 외부로 노출시키게 되나 이로 인해 문제가 생기는 것은 아니다. 도시된 바와 같이 접속공(32)(33)(34) 내에 이격자(42)(43)(44)를 제공하는 것은 에칭에 의해 노드점이 노출되는 동안 상기 워드선의 가장자리가 노출되지 않도록 하기 위해 좁게 형성된 노드점까지의 접속 에치(contact etch)를 도전성의 워드선의 가장자리로부터 멀리 이동시키는 효과를 가진다. 따라서, 이격자(23)과 캡(24)는 바람직한 실시예의 필수구성요소는 아니다.
도 6을 참고하면, 남아있는 제 1, 제 2 및 제 3의 접속공(32)(33)(34)은 인시츄하게(in situ) 도핑된 도전성 폴리실리콘과 같은 도전성 물질로 된 전도층(electrically conductive material layer)(46)으로 채워진다.
도 7을 참고하면, 전도층(46)은 절연 유전층(30)까지 내부로 에칭되어 제 1의 도전성 접속 페디스털(contact pedestal)(48), 제 2의 도전성 접속 페디스털(50) 및 제 3의 도전성 접속 페디스털(52)을 형성한다. 각각의 접속 페디스털은 대응되는 노드점에 전기적으로 연결된 내부 세로부(inner longitudinal portion)(53)와 외부 세로부(outer longitudinal portion)(54)를 구비한다. 페디스털(48)(50(52)에 대한 외부 세로부(54)는 각각 이방성 에칭된 이격자(42)(43)(44)와 방사상 내부 도전성 필러(pillar)(56)을 구비하고 있다. 이격자(42)(43)(44)는 각각의 접속 페디스털의 외부 세로부(54)와 내부 세로부(53) 사이에 연장된 필러에 각각 오믹 접속(ohmic electrical connention)되어 있다. 에칭공정의 바람직한 실시예는 화학-기계적 폴리싱(chemical-mechanical polishing, CMP) 또는 블랭킷 플라즈마 에칭(blanket plasma etch)을 포함한다.
전술한 공정들에 의해 절연 유전층의 평면(planar insulating dielectric layer surface)(29)과 본질적으로 동일평면을 이루는 페디스털 외부 표면(58)이 각각 형성된다. 각각의 외부 표면(58)은 그 밖의 외부 표면과 동일평면 상에 위치하며 각각의 필러와 이격자에 대하여 공통의 외부 평면을 형성한다. 전술한 구성과 방법은 접속 페디스털의 내부 세로부(53)보다 방사상으로 더 넓은 형태의 페디스털 캡(pedestal cap)(60)을 형성하고, 상기 캡(60)은 거의 세로방향의 공통두께 "A"를 가진다. 전술한 바람직한 실시예에서 각각의 접속 베이스와 대응되는 노드점 사이의 거리는 "C"로서 일정하게 도시되어 있다. 워드선(17)(18)의 최외곽 도전성 표면(25) 위의 절연 물질의 접속 베이스까지의 두께는 "B"로 표시되어 있다. 가장 바람직하게는, "A"와 "B"는 각각 0.1 마이크로미터보다 크거나 같다.
도 8은 캐패시터 구조(capacitor construction)(87)(88)가 페디스털(48)(52)과 전기적으로 연결되어 제공되며, 비트선(bit line)(89)이 페디스털(50)과 전기적으로 연결되어 제공되는 후속 웨이퍼 처리 공정을 나타낸다. 절연층(90)이 절연 유전층(30)과 페디스털(48)(50)(52)의 바깥쪽에 제공된다. 캐패시터 수용공(capacitor container opening)이 절연층(90)을 통해 페디스털(48)(52)에 제공된다. 캐패시터 축적노드(storage node)(91)가 캐패시터 수용공 안에 제공된다. 절연층(90)은 에칭되어 축적노드(91)의 바깥쪽 측벽(outer lateral sidewall)을 노출시킨다. 셀 유전층(cell dielectric layer)(92)와 셀 플레이트층(cell plate layer)(93)이 기판 위에 제공된다. 그 다음에 절연층(94)이 제공된다. 접속 플러그(contact plug)(95)가 절연층(94)(9)을 통하여 페디스털(50)에 제공된다. 비트선(89)이 DRAM 회로 제작을 위한 플러그(95)에 연결되도록 제공된다.
도 9-13을 참조하여 본 발명의 제 2의 실시예를 설명한다. 전술한 제 1의 실시예와 동일한 참조번호는 동일한 구성요소를 나타내며, 차이가 있는 부분은 "a"의 접미사로 표시되거나 다른 참조번호를 사용한다. 도 9는 도 1에 도시된 것과 거의 동일하나, 경화 마스크층(31)이 제거되어 두께가 증가된 절연 유전층(30a)을 갖는 또다른 웨이퍼 프래그먼트(10a)를 나타낸다. 일례로 절연 유전층(30a)의 두께는 약 20,000Å부터 약 25,000Å까지이다.
제 1의 실시예의 도 4와 유사한 구조를 나타내는 도 10에는 대응되는 마스크층(31)이 존재하지 않는다. 게다가, 접속공(32a)(33a)(34a)이 절연 유전층(30a)에 대하여 상대적으로 더 깊게 형성되며, 대응되는 이격자(42a)(43a)(44a)는 거의 더 두껍게 형성된다. 이는 "F"로 표시되어 있다. 또한, 상기 이격자를 효과적으로 생성하기 위한 이방성 에칭은 워드선 위의 절연 유전층(30)의 절연 유전체 물질을 외부로 노출시키며, 제 1의 실시예에서는 절연 유전층(31) 위에 경화마스크층(31)이 덧씌워져 유전층(30)이 노출되지 않았다.
도 11을 참고하면, 제 1의 실시예에서의 제 1, 제 2 및 제 3의 접속공 베이스를 통해 한번에 에칭하는 단계는 두 번째 실시예에서도 도시된 워드선의 도전성 표면(25)을 외부로 노출시키지 않을 정도까지 워드선 위의 절연 유전층(30a)을 에칭한다. 또한, 바람직하게는 "D"는 "F"보다 0.1 내지 0.3 마이크로미터 정도 더 작다. 도시된 바와 같은, 가장 높은 접속공의 접속공 베이스로부터 대응되는 노드점까지의 "E"는 워드선 위의 절연 유전층(30a)의 에칭된 두께 "D"보다 작다. 보다 바람직하게는 "D"는 약 1.3E보다 크거나 같으며, 가장 바람직하게는 "D"는 약 1.3E에서 약 1.5E의 값을 가진다.
도 12를 참고하면, 전도층(46a)이 다시 덮여져 남아있는 제 1, 제 2 및 제 3의 접속공을 각각의 노드점까지 채운다.
도 13을 참고하면, 에칭에 의해 도시된 바와 같이 접속 페디스털(48)(50)(52)이 형성된다.
도 14는 본 발명의 제 3의 실시예를 나타낸다. 전술한 제 1의 실시예와 동일한 참조번호는 동일한 구성요소를 나타내며, 차이가 있는 부분은 "b"의 접미사로 표시되거나 다른 참조번호를 사용한다. 도 14는 절연 유전층(30b)의 외부 표면(29b)이 처음부터 편평하지 않게 제공된다는 점에서 원칙적으로 제 1의 실시예와 다르다. 따라서, 절연 유전층(30b) 위의 마스크층(31b) 역시 편평하지 않게 된다. 주어진 실시예에서 절연 유전층(30b)의 바람직한 두께는 14,000Å보다 크거나 같다. 도 14의 웨이퍼 프래그먼트의 처리공정은 원하는 도전성 접속 필러(contact pillar)를 형성하기 위해 수행되는 에칭 공정을 포함하여 전술한 바와 같이 행해진다.
제 4의 또다른 실시예가 도 15 및 도 16과 함께 설명된다. 전술한 제 1의 실시예와 동일한 참조번호는 동일한 구성요소를 나타내며, 차이가 있는 부분은 "c"의 접미사로 표시되거나 다른 참조번호를 사용한다. 도 15는 도 14와 유사하나, 마스크층(31/31b) 대신 더 두꺼운 절연 유전층(30c)이 제공된다. 본 실시예에서 절연 유전층(30c)의 바람직한 두께는 약 24,000Å보다 크거나 같다.
도 16을 참고하면, BPSG층(30c)의 에칭은 워드선의 최외곽 도전성 표면(25)의 약 2000 내지 3000Å 정도 위까지 행해진다. 가장 바람직하게는, 본 실시예의 질화물 캡(24)의 두께는 약 2000Å이다. 그 다음, 전도층(46c)이 형성된다. 다음 에칭을 통하여 도 7과 기본적으로 동일한 구성을 만들어낸다.
제 5의 실시예가 도 17 및 도 18을 참고하여 설명된다. 전술한 제 1의 실시예와 동일한 참조번호는 동일한 구성요소를 나타내며, 차이가 있는 부분은 "d"의 접미사로 표시되거나 다른 참조번호를 사용한다. 도 17은 절연 유전층(30d)에 대해 표면을 편평하게 하기 위한 CMP와 같은 에칭과 상기 에칭이 에칭차단캡으로서 작용하는 외곽캡(24) 위까지 진행되는 것을 나타낸다. 따라서, 상기 캡(24)들은 원하는 에칭 차단 작용을 제공하기 위해 절연 유전층(30d)과 다른 물질로 이루어져야 한다. 다음으로 절연층(31d)이 형성된다.
도 18은 전술한 실시예의 후속 공정을 나타내는데, 접속공 내에 도전성 물질이 제공된 다음 에칭이 행해져 최종적으로 각각 독립된 접속 페디스털이 형성된다. 전술한 에칭은 이방성 드라이 에칭(anisotropic dry etching), 이방성 왯 에칭(acisotropic wet etching) 또는 화학적-기계적 폴리싱이 될 수 있다.
제 6의 실시예가 도 19 내지 도 23을 참고하여 설명된다. 전술한 제 1의 실시예와 동일한 참조번호는 동일한 구성요소를 나타내며, 차이가 있는 부분은 "e"의 접미사로 표시되거나 다른 참조번호를 사용한다. 웨이퍼 프래그먼트(10e)에 있어서, 워드선(16e)(17e)(18e)(19e)이 별도의 절연 물질캡없이 제공된다. 상기 캡들은 전술한 도 1 내지 도 16의 실시예에서도 동일하게 제거될 수 있으며, 본 발명은 첨부된 특허청구범위에 의해서만 한정된다. 캡을 제거함으로써 구조상 편평하게 제공되는 부분들을 줄일 수 있으며, 또한 절연 유전층(30-30e)을 두껍게 형성하는데 필요한 것들을 줄일 수 있다. 본 실시예에 있어서 상기 유전층의 두께는 약 25,000Å 내지 약 30,000Å 정도의 두께로 형성된다. 도시된 바와 같이 접속공(32e)(33e)(34e)이 에칭에 의하여 형성되며, 절연 유전층(30e)에 대한 침투깊이는 약 6,000Å 내지 약 12,000Å로서 주변회로의 최하부 아래에 위치하는 요부를 제공한다.
도 20은 제 1의 실시예의 도 6에 도시된 것과 거의 동일한 공정 중의 웨이퍼 프래그먼트(10e)를 나타낸다.
도 21을 참고하면, 접속공(32)(33)(34) 내의 도전성 필러가 대응되는 이격자와 주위 절연물질과 함께 도시된 바와 같이 에칭된다. 바람직하게는 상기 에칭은 노드점(26)(28) 위에 또는 노드점(26)(28)에 대하여 도시된 캐패시터 수용공(70)(72)을 형성하기 위하여 거의 동일한 비율로 전술한 모든 물질들을 에칭하는 에칭화합물을 사용한다. 상기 에칭화합물은 접속공(74)(76)의 베이스로부터 각각 대응되는 노드점(26)(28)까지 연장된 도전성 필러(74)(76)를 효과적으로 제공한다. 예를 들어, 거의 동일한 비율로 폴리실리콘과 BPSG를 이방성 에칭하는 화합물은 NF3또는 CF4와 CHF3의 화합물을 포함한다. 또는 폴리실리콘과 BPSG는 먼저 SF6와 Cl2의 에칭화합물을 사용한 후에 CF4, CHF3및 Ar의 에칭화합물을 연속적으로 사용하여 에칭할 수 있다.
도 22를 참고하면, 바람직하게는 도핑된 폴리실리콘과 같은 도전성 물질로 이루어진 제 2의 전도층(78)이 에칭차단층(31e)과 절연 유전층(30e)의 바깥쪽과 캐패시터 수용공(70)(72) 내에 상기 수용 공을 완전히 채우지는 않을 정도의 두께로 제공된다.
도 23을 참고하면, 에칭이 제 2의 전도층(78)과 제 1의 전도층(46e) 모두에 대하여 행해진다. 이에 따라 접속 페디스털(50)과 독립된 캐패시터 축적노드(80)가 캐패시터 수용공(70) 내에 형성되고, 독립된 캐패시터 축적노드(82)가 캐패시터 수용공(72) 내에 형성된다. 본 발명의 바람직한 실시예에 따르면, 전술한 사항들은 DRAM 회로를 제조하는데 이용될 수 있다. 도 23의 구성을 만드는데 사용되는 바람직한 에칭은 화학적-기계적 폴리싱이다.
전술한 본 발명의 실시예들은 페디스털을 형성하는 종래의 기술들을 개량한 것이다. 예를 들어, 본 발명자의 선행 특허인 미국 특허 제 5,338,700호에는 0.75마이크론 피치 기술을 사용할 경우 길이가 0.5 마이크로미터이고 폭이 0.25 마이크로미터인 타원형의 베이스를 갖는 페디스털 구조가 개시되어 있다. 이는 부분적으로는 도시된 플러그(plug)를 형성하는 자기정렬 접속 에칭(self-aligned contact etch)에 기인한다. 본 발명에 따른 바람직한 페디스털 구조는 0.75마이크론 피치 기술을 사용할 경우 0.5 마이크로미터 직경의 페디스털 꼭대기와 0.5 마이크로미터 직경의 페디스털 베이스를 구비하며, 양자 모두 원형으로 형성된다. 자기정렬 접속 에칭은 필요하지 않게 된다.
예를 들어, 도 24는 바깥쪽의 세로부(54f)와 안쪽의 세로부(53f)를 구비한접속 페디스털의 평면도를 개략적으로 나타낸다. 도시한 바와 같이, 양자 모두 단면이 거의 원형이며, 바깥쪽 세로부(54f)가 안쪽 세로부(53f)보다 반경이 약 두배 정도 더 크다.
법이 정하는 바에 따라 본 발명은 그 구조적 및 방법적 특징들을 다소 구체적으로 기술하고 있다. 그러나, 여기에 기재된 수단들이 본 발명을 수행하기 위한 바람직한 형태를 제시한 것이기 때문에 본 발명은 전술한 실시예에 한정되지 않는다고 해석되어져야 한다. 따라서, 균등론의 원칙에 따라 해석되는 첨부된 특허청구범위의 권리범위 내에 포함되는 어떠한 실시예 및 개량발명들에 대해서도 본 발명의 권리가 미친다.

Claims (3)

  1. 캐패시터의 축적 노드(capacitor storage node)를 형성하는 반도체 처리 방법에 있어서,
    한 덩어리의(a mass of) 절연 물질 내에 도전성 필러(pillar)를 제공하는 단계;
    상기 필러와 상기 절연 물질을 에칭하여 상기 절연 물질 내에 캐패시터 수용공을 형성하고 상기 필러가 상기 캐패시터 수용공으로부터 돌출되게 하는 단계; 그리고
    상기 캐패시터 수용공 내에 상기 필러와 전기적으로 연결된 캐패시터 축적 노드를 제공하는 단계를 구비한 것을 특징으로 하는 캐패시터의 축적 노드를 형성하는 반도체 처리 방법.
  2. 제 1항에 있어서,
    상기 필러와 상기 절연 물질이 거의 동일한 비율로 에칭되는 것을 특징으로 하는 캐패시터의 축적 노드를 형성하는 반도체 처리 방법.
  3. 제 1항에 있어서,
    상기 도전성 필러는
    전기적 연결이 이루어지는 노드점(node location)을 제공하는 단계;
    상기 노드점(node location) 상에 절연 유전체(insulating dielectric material)를 제공하는 단계;
    상기 노드점을 외부로 노출시키지 않을 정도로 상기 노드점 상의 상기 절연 유전체 내로 베이스(base)를 구비한 접속공(contact opening)을 에칭하는 단계;
    상기 접속공 내의 상기 절연 유전체 상에 이격자층(spacer layer)을 상기 접속공을 완전히 채우지는 않을 정도의 두께로 제공하는 단계;
    상기 이격자층을 이방성(anisotropically) 에칭하여 상기 접속공 내에 측벽 이격자(sidewall spacer)를 형성하는 단계;
    상기 측벽 이격자를 형성한 후에 상기 접속공의 베이스를 관통하여 에칭하여 상기 노드점을 외부로 노출시키는 단계; 그리고
    도전성 물질(electrically conductive material)로 상기 접속공을 상기 노드점까지 채우는 단계를 구비한 것을 특징으로 하는 캐패시터의 축적 노드를 형성하는 반도체 처리 방법.
KR10-1998-0705931A 1996-03-26 1997-03-21 집적회로에있어서캐패시터의축적노드에대한접속페디스털을형성하기위한반도체처리방법 KR100424220B1 (ko)

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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297960A (ja) * 1998-04-16 1999-10-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6083831A (en) * 1996-03-26 2000-07-04 Micron Technology, Inc. Semiconductor processing method of forming a contact pedestal, of forming a storage node of a capacitor
US6238971B1 (en) * 1997-02-11 2001-05-29 Micron Technology, Inc. Capacitor structures, DRAM cell structures, and integrated circuitry, and methods of forming capacitor structures, integrated circuitry and DRAM cell structures
US5905280A (en) 1997-02-11 1999-05-18 Micron Technology, Inc. Capacitor structures, DRAM cell structures, methods of forming capacitors, methods of forming DRAM cells, and integrated circuits incorporating capacitor structures and DRAM cell structures
US5981333A (en) 1997-02-11 1999-11-09 Micron Technology, Inc. Methods of forming capacitors and DRAM arrays
US5872048A (en) * 1997-02-28 1999-02-16 Micron Technology, Inc. Processing methods of forming an electrically conductive plug to a node location
US5998257A (en) 1997-03-13 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming integrated circuitry memory devices, methods of forming capacitor containers, methods of making electrical connection to circuit nodes and related integrated circuitry
US6359302B1 (en) 1997-10-16 2002-03-19 Micron Technology, Inc. DRAM cells and integrated circuitry, and capacitor structures
US6673671B1 (en) * 1998-04-16 2004-01-06 Renesas Technology Corp. Semiconductor device, and method of manufacturing the same
US6208004B1 (en) * 1998-08-19 2001-03-27 Philips Semiconductor, Inc. Semiconductor device with high-temperature-stable gate electrode for sub-micron applications and fabrication thereof
JP2000208728A (ja) * 1999-01-18 2000-07-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4070919B2 (ja) * 1999-01-22 2008-04-02 富士通株式会社 半導体装置及びその製造方法
US6365453B1 (en) * 1999-06-16 2002-04-02 Micron Technology, Inc. Method and structure for reducing contact aspect ratios
KR100322536B1 (ko) * 1999-06-29 2002-03-18 윤종용 에치 백을 이용한 다결정 실리콘 컨택 플러그 형성방법 및 이를 이용한 반도체 소자의 제조방법
US6395600B1 (en) * 1999-09-02 2002-05-28 Micron Technology, Inc. Method of forming a contact structure and a container capacitor structure
US6159818A (en) * 1999-09-02 2000-12-12 Micron Technology, Inc. Method of forming a container capacitor structure
US6235580B1 (en) * 1999-12-20 2001-05-22 Taiwan Semiconductor Manufacturing Company Process for forming a crown shaped capacitor structure for a DRAM device
US6486024B1 (en) * 2000-05-24 2002-11-26 Infineon Technologies Ag Integrated circuit trench device with a dielectric collar stack, and method of forming thereof
US6232168B1 (en) * 2000-08-25 2001-05-15 Micron Technology, Inc. Memory circuitry and method of forming memory circuitry
US6391711B1 (en) 2000-10-03 2002-05-21 Vanguard International Semiconductor Corporation Method of forming electrical connection between stack capacitor and node location of substrate
US6312985B1 (en) * 2000-10-10 2001-11-06 United Microelectronics Corp. Method of fabricating a bottom electrode
US6667237B1 (en) * 2000-10-12 2003-12-23 Vram Technologies, Llc Method and apparatus for patterning fine dimensions
JP2002134711A (ja) * 2000-10-20 2002-05-10 Sony Corp 半導体装置の製造方法
US6627493B2 (en) 2001-03-28 2003-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned method for fabricating a capacitor under bit-line (cub) dynamic random access memory (DRAM) cell structure
US6645806B2 (en) * 2001-08-07 2003-11-11 Micron Technology, Inc. Methods of forming DRAMS, methods of forming access transistors for DRAM devices, and methods of forming transistor source/drain regions
US6710391B2 (en) 2002-06-26 2004-03-23 Texas Instruments Incorporated Integrated DRAM process/structure using contact pillars
KR100429374B1 (ko) * 2002-07-18 2004-04-29 주식회사 하이닉스반도체 강유전성 캐패시터 형성 방법
US6696339B1 (en) * 2002-08-21 2004-02-24 Micron Technology, Inc. Dual-damascene bit line structures for microelectronic devices and methods of fabricating microelectronic devices
KR100476690B1 (ko) * 2003-01-17 2005-03-18 삼성전자주식회사 반도체 장치 및 그 제조방법
US7375033B2 (en) * 2003-11-14 2008-05-20 Micron Technology, Inc. Multi-layer interconnect with isolation layer
US7154734B2 (en) * 2004-09-20 2006-12-26 Lsi Logic Corporation Fully shielded capacitor cell structure
US7226845B2 (en) 2005-08-30 2007-06-05 Micron Technology, Inc. Semiconductor constructions, and methods of forming capacitor devices
KR100965030B1 (ko) * 2007-10-10 2010-06-21 주식회사 하이닉스반도체 반도체 소자 및 반도체 소자의 콘택 플러그 형성 방법
WO2013016321A1 (en) 2011-07-26 2013-01-31 Elitech Holding B.V. Minor groove binder phosphoramidites and methods of use
KR102289985B1 (ko) 2014-12-08 2021-08-17 삼성디스플레이 주식회사 표시 장치
CN106449591B (zh) * 2015-08-11 2019-02-19 旺宏电子股份有限公司 连接结构及其制作方法
US9922877B2 (en) * 2015-08-14 2018-03-20 Macronix International Co., Ltd. Connector structure and method for fabricating the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5330934A (en) * 1990-03-23 1994-07-19 Kabushiki Kaisha Toshiba Method of fabricating a semiconductor device having miniaturized contact electrode and wiring structure
US5338700A (en) * 1993-04-14 1994-08-16 Micron Semiconductor, Inc. Method of forming a bit line over capacitor array of memory cells
US5340765A (en) * 1993-08-13 1994-08-23 Micron Semiconductor, Inc. Method for forming enhanced capacitance stacked capacitor structures using hemi-spherical grain polysilicon
US5354712A (en) * 1992-11-12 1994-10-11 Northern Telecom Limited Method for forming interconnect structures for integrated circuits

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0654630B2 (ja) * 1986-04-03 1994-07-20 株式会社日立製作所 開閉器の補助消弧装置
JPS62286270A (ja) * 1986-06-05 1987-12-12 Sony Corp 半導体メモリ装置
US4855801A (en) * 1986-08-22 1989-08-08 Siemens Aktiengesellschaft Transistor varactor for dynamics semiconductor storage means
JPS63133565A (ja) * 1986-11-25 1988-06-06 Matsushita Electronics Corp 半導体記憶装置
JPH01100960A (ja) * 1987-10-14 1989-04-19 Hitachi Ltd 半導体集積回路装置
JPH01215060A (ja) * 1988-02-24 1989-08-29 Sony Corp メモリ装置の製造方法
JP2838412B2 (ja) * 1988-06-10 1998-12-16 三菱電機株式会社 半導体記憶装置のキャパシタおよびその製造方法
US4898841A (en) * 1988-06-16 1990-02-06 Northern Telecom Limited Method of filling contact holes for semiconductor devices and contact structures made by that method
JPH0828473B2 (ja) * 1988-09-29 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
US5068711A (en) * 1989-03-20 1991-11-26 Fujitsu Limited Semiconductor device having a planarized surface
US5166090A (en) * 1989-05-01 1992-11-24 Samsung Electronics Co., Ltd. Method for manufacturing a semiconductor random access memory cell
US5010039A (en) * 1989-05-15 1991-04-23 Ku San Mei Method of forming contacts to a semiconductor device
JP2528719B2 (ja) * 1989-12-01 1996-08-28 三菱電機株式会社 半導体記憶装置
US5231296A (en) * 1989-12-19 1993-07-27 Texas Instruments Incorporated Thin film transistor structure with insulating mask
KR930006730B1 (ko) * 1991-03-20 1993-07-23 삼성전자 주식회사 고집적 반도체 메모리장치의 커패시터 제조방법
KR940007391B1 (ko) * 1991-08-23 1994-08-16 삼성전자 주식회사 고집적 반도체 메모리장치의 제조방법
US5192703A (en) 1991-10-31 1993-03-09 Micron Technology, Inc. Method of making tungsten contact core stack capacitor
US5170243A (en) 1991-11-04 1992-12-08 International Business Machines Corporation Bit line configuration for semiconductor memory
US5206183A (en) * 1992-02-19 1993-04-27 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells
US5362666A (en) * 1992-09-18 1994-11-08 Micron Technology, Inc. Method of producing a self-aligned contact penetrating cell plate
US5266514A (en) * 1992-12-21 1993-11-30 Industrial Technology Research Institute Method for producing a roughened surface capacitor
US5605857A (en) 1993-02-12 1997-02-25 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
US5401681A (en) 1993-02-12 1995-03-28 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells
US5340763A (en) * 1993-02-12 1994-08-23 Micron Semiconductor, Inc. Multi-pin stacked capacitor utilizing micro villus patterning in a container cell and method to fabricate same
US5563089A (en) 1994-07-20 1996-10-08 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
KR100231593B1 (ko) * 1993-11-19 1999-11-15 김주용 반도체 소자의 캐패시터 제조방법
KR950014980A (ko) 1993-11-19 1995-06-16 김주용 반도체 소자의 캐패시터 형성방법
KR0119961B1 (ko) 1993-12-30 1997-10-27 김주용 반도체 소자의 캐패시터 제조방법
KR950021644A (ko) 1993-12-31 1995-07-26 김주용 반도체 기억장치 및 그 제조방법
US5629539A (en) * 1994-03-09 1997-05-13 Kabushiki Kaisha Toshiba Semiconductor memory device having cylindrical capacitors
US5418180A (en) * 1994-06-14 1995-05-23 Micron Semiconductor, Inc. Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon
US5538592A (en) * 1994-07-22 1996-07-23 International Business Machines Corporation Non-random sub-lithography vertical stack capacitor
JP2956482B2 (ja) 1994-07-29 1999-10-04 日本電気株式会社 半導体記憶装置及びその製造方法
US5604147A (en) * 1995-05-12 1997-02-18 Micron Technology, Inc. Method of forming a cylindrical container stacked capacitor
US5556802A (en) 1995-06-07 1996-09-17 International Business Machines Corporation Method of making corrugated vertical stack capacitor (CVSTC)
US5597756A (en) 1995-06-21 1997-01-28 Micron Technology, Inc. Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack
US5607879A (en) * 1995-06-28 1997-03-04 Taiwan Semiconductor Manufacturing Company Ltd. Method for forming buried plug contacts on semiconductor integrated circuits
US5700731A (en) * 1995-12-07 1997-12-23 Vanguard International Semiconductor Corporation Method for manufacturing crown-shaped storage capacitors on dynamic random access memory cells
US6083831A (en) * 1996-03-26 2000-07-04 Micron Technology, Inc. Semiconductor processing method of forming a contact pedestal, of forming a storage node of a capacitor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5330934A (en) * 1990-03-23 1994-07-19 Kabushiki Kaisha Toshiba Method of fabricating a semiconductor device having miniaturized contact electrode and wiring structure
US5354712A (en) * 1992-11-12 1994-10-11 Northern Telecom Limited Method for forming interconnect structures for integrated circuits
US5338700A (en) * 1993-04-14 1994-08-16 Micron Semiconductor, Inc. Method of forming a bit line over capacitor array of memory cells
US5340765A (en) * 1993-08-13 1994-08-23 Micron Semiconductor, Inc. Method for forming enhanced capacitance stacked capacitor structures using hemi-spherical grain polysilicon

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Publication number Publication date
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