KR20000018994A - 다수개의 균일하지 않은 크기의 콘택 홀을 갖는 콘택 구조 및그 제조 방법 - Google Patents

다수개의 균일하지 않은 크기의 콘택 홀을 갖는 콘택 구조 및그 제조 방법 Download PDF

Info

Publication number
KR20000018994A
KR20000018994A KR1019980036878A KR19980036878A KR20000018994A KR 20000018994 A KR20000018994 A KR 20000018994A KR 1019980036878 A KR1019980036878 A KR 1019980036878A KR 19980036878 A KR19980036878 A KR 19980036878A KR 20000018994 A KR20000018994 A KR 20000018994A
Authority
KR
South Korea
Prior art keywords
conductive layer
interlayer insulating
insulating film
forming
semiconductor device
Prior art date
Application number
KR1019980036878A
Other languages
English (en)
Inventor
김형섭
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980036878A priority Critical patent/KR20000018994A/ko
Publication of KR20000018994A publication Critical patent/KR20000018994A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 장치 및 제조 방법에 관한 것으로, 특히 경사진 층간 절연막에 디램 장치의 전하 저장용 캐패시터를 위한 플레이트 노드에 양호한 콘택 홀을 형성하기 위한 반도체 장치 및 제조 방법을 제공한다.
본 발명의 콘택 홀 및 제조 방법은 플레이트 노드에 균일하지 않은 크기의 다수의 콘택 홀을 동시에 형성함으로써, 단차가 깊은 반도체 기판의 활성 영역, 게이트 폴리실리콘 및 비트 라인과 금속 콘택을 위한 콘택 홀을 동시에 형성하는 단계에서 과도 식각(over etch)으로 인한 플레이트 노드의 관통 문제 또는 개구 불량 문제를 해결한다.

Description

다수개의 균일하지 않은 크기의 콘택 홀을 갖는 콘택 구조 및 그 제조 방법
본 발명은 반도체 장치 및 제조 방법에 관한 것으로, 특히 상하 단차가 존재하는 층간 절연막(interlayer dielectric; ILD)에 양호한 콘택 홀을 형성하기 위한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 집적 회로 공정에 있어서, 칩 집적도(chip density)가 증가함에 따라 전하 저장용 캐패시터가 점유할 수 있는 공간도 이에 따라 축소하게 된다. 이에 따라, 전하 저장 캐패시터의 형태는 적층 형태의 3차원 구조로 발전하고 있으며, 그 결과 소자들 사이의 층간 상하 단차가 급격히 증가하고 있다.
한편, 반도체 기판 상에 형성된 소자들을 전기적으로 접속하기 위해서는 전기적으로 절연된 층간 절연막에 콘택 홀(contact hole)을 형성하고 도전성 물질을 충전 매립함으로써 상부의 도전층과 하부의 소자들을 전기적으로 접속하게 된다.
디램(dynamic random access memory; DRAM) 제조에 있어서 금속 콘택(metal contact)은 게이트 폴리실리콘(gate polysilicon), 비트 라인(bit line), 활성 영역(active layer) 및 플레이트 노드(plate node)에 동시에 형성된다. 그런데, 금속 콘택의 형성 공정은 한번의 포토리소그래피 및 식각 단계로써, 여러 도전층에 동시에 콘택 홀을 형성하여야 하므로 평탄화된 층간 절연막의 유효 높이는 반도체 기판 상에 형성된 게이트 폴리실리콘, 비트 라인, 활성 영역 및 플레이트 노드에 따라 각각 서로 상이하다.
즉, 메모리 셀에서는 저장 노드(storage node)가 있기 때문에 셀에서 코아 영역에로의 단차가 존재하며, 이로 인해 셀 영역과 코아 영역의 인접 부위에서는 층간 절연막 경사(ILD oxide slope)가 발생하여, 콘택 홀 형성을 위한 포토리소그래피 작업에 제약을 주게 된다. 따라서, 종래 기술에 따르면 플레이트 노드 콘택은 상기 층간 절연막 경사 영역에 존재하게 되므로, 보통의 금속 콘택보다 그 크기를 약간 크게 하고 있다.
셀 캐패시터 공정 단계 후에 층간 절연막 평탄화 공정을 수행하고 나면, 층간 절연막의 상부에서 제일 깊은 곳에 위치한 활성 영역 위에 덮인 산화막의 두께는 약 10,000∼25,000Å 정도가 된다. 따라서, 금속 콘택을 위한 콘택 홀을 활성 영역과 저장 플레이트 노드에 동시에 형성할 경우에는 플레이트 노드가 과도 식각(over etch)되어 콘택 홀이 플레이트 노드를 관통될 수 있다.
결국, 종래의 디램 제조 방법에 있어서 제1도에 도시한 금속 콘택(110)은 게이트 폴리, 비트라인, 활성영역 및 플레이트 노드에 동시에 형성되는데, 상기 소자층까지의 평탄화된 층간 절연막의 유효 두께가 서로 상이하다는 점과, 셀 영역과 코아 영역의 경계 영역에 존재하는 플레이트 노드 콘택의 형성이 용이하지 않다는 점으로 인하여, 콘택 홀이 열리지 않는 문제점 또는 과도 식각으로 인한 플레이트 노드(100)의 관통 문제점을 해결하여야 할 과제를 안고 있다. 특히, 셀 저장 노드 형성 이후에 층간 절연막 평탄화 조건 또는 방법을 변경할 경우 전술한 문제로 인하여 콘택 마스크도 변경하여야 하는 불합리한 면이 있다.
따라서, 본 발명의 제1 목적은 상부의 평탄화된 층간 절연막의 유효 두께가 서로 상이한 다수개의 도전 영역에 금속 콘택을 동시에 형성하기 위한 양호한 콘택 홀을 형성하기 위한 반도체 장치 및 제조 방법을 제공하는데 있다.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 게이트 폴리, 비트 라인, 활성 영역 및 저장 플레이트 노드에 금속 콘택을 동시에 형성하는 경우, 각각의 도전 영역으로부터 상부의 층간 절연막 표면까지의 깊이의 차이에도 불구하고 양호한 콘택 홀을 형성하기 위한 반도체 장치 및 제조 방법을 제공하는데 있다.
본 발명의 제3 목적은 상기 제1 목적에 부가하여, 평탄화된 층간 절연막의 유효 깊이가 서로 상이한 도전 영역에 금속 콘택을 형성함에 있어서, 콘택 홀이 열리지 않는 문제 또는 과도 식각으로 인하여 도전 영역이 관통되어 손상되는 것을 방지하기 위한 반도체 장치 및 제조 방법을 제공하는데 있다.
도1은 종래 기술에 따른 플레이트 노드의 콘택 홀을 나타낸 도면.
도2a는 본 발명에 따른 플레이트 노드에 형성된 콘택 홀을 나타낸 도면.
도2c는 본 발명에 따른 플레이트 노드의 콘택 홀을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
200 : 플레이트 노드
210 : 콘택 홀
220 : 층간 절연막
230 : 금속 콘택
250 : 저장 플레이트
260 : 비트 라인
상기 목적을 달성하기 위하여, 반도체 기판 상에 형성된 제1 도전층을 상부의 금속 배선층에 전기적으로 접속하는 콘택 홀의 제조 방법에 있어서, 상기 제1 도전층 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 평탄화하는 단계; 상기 층간 절연막에 균일하지 않은 크기를 갖는 다수의 콘택 홀을 동시에 형성하는 단계; 상기 콘택 홀에 제2 도전층을 충전 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
이하, 본 발명에 따른 반도체 장치 및 제조 방법을 첨부하는 도면을 참조하여 상세히 설명한다.
제2a도 및 제2b도는 본 발명의 양호한 실시예에 의한 반도체 장치를 나타낸 도면이다. 제2a도를 참조하면, 비트 라인(260) 상부에 형성된 전하 저장 플레이트(250) 및 플레이트 노드(200)가 형성되어 있다. 상기 플레이트 노드(200) 상부에는 층간 절연막(270)이 형성되어 있으며, 경사진 층간 절연막 영역에 플레이트 노드 콘택(210)이 형성되어 있다.
한편, 상기 플레이트 노드 콘택(210)은 셀 영역과 주변 영역의 경계 부근에 형성되므로 이와 같이 평탄화된 층간 절연막(220)의 경사진 부위에 형성되게 된다. 또한, 본 발명에 따른 양호한 실시예로서, 플레이트 노드 콘택(210)을 위한 금속 콘택은 반도체 기판 상에 형성된 게이트 폴리실리콘, 비트 라인 및 활성 영역을 위한 콘택(230)과 동시에 형성된다.
제2b도를 참조하면, 본 발명에 따른 양호한 실시예로서 플레이트 노드(200)를 위한 콘택 홀(210)의 크기를 균일하지 않게 함으로써, 플레이트 노드(200)가 과도 식각(over etch)되어 콘택 홀이 플레이트 노드(200)를 관통하는 문제를 해결할 수 있다. 또한, 플레이트 노드(200)를 위한 콘택 홀(210)의 크기를 차별화 함으로써 특정 콘택이 개구되지 않는 경우에도 나머지 콘택이 플레이트 노드(200)와 금속층을 전기적으로 연결하게 된다.
이때에, 본 발명에 따른 바람직한 실시예로서 상기 플레이트 노드(200)의 하부에는 절연층을 형성함으로써, 과도 식각(over etch)으로 인하여 콘택 홀이 관통되는 경우에도 하부 층과의 전기적 단락 현상을 방지할 수 있다.
본 발명에 따른 콘택 홀 제조 기술은 전술한 반도체 디램 장치에만 적용할 수 있는 것이 아니라, 상하 단차가 큰 다수개의 도전층을 콘택 홀을 통하여 전기적으로 접속하는 경우에, 경사진 층간 절연막 상부에 콘택 홀을 형성하여야 할 경우에 본 발명에 따른 콘택 홀 제조 기술을 적용할 수 있다.
즉, 반도체 기판 상에 제1 도전층(200)을 형성하고, 상기 제1 도전층 상부에 층간 절연막(220)을 형성하고 평탄화한 결과 경사진 층간 절연막 표면에 콘택 홀(210)을 형성하는 경우에, 제2b도에 도시한 바와 같이 균일하지 않은 크기의 콘택 홀을 동시에 형성함으로써 양호한 전기 접속을 확보할 수 있다.
전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.
이상과 같이 본 발명에 따른 반도체 장치 및 제조 방법은 종래 토폴로지 단차가 깊은 반도체 장치의 플레이트 노드에 금속 콘택을 형성하는 단계에서의 기술적 과제를 해결하기 위한 발명으로서, 본 발명은 플레이트 노드에 균일하지 않은 크기를 갖는 다수개의 콘택 홀을 동시에 형성함으로써, 단차가 깊은 활성 영역, 게이트 폴리실리콘 및 비트 라인에 콘택 홀을 동시에 형성하는 단계에서 발생하는 과도 식각으로 인한 플레이트 노드의 관통 문제 및 개구 불량 문제를 해결함으로써 반도체 제조 공정의 수율 및 신뢰성을 향상시킬 수 있다.

Claims (11)

  1. 반도체 기판 상에 형성된 제1 도전층을 상부의 금속 배선층에 전기적으로 접속하는 콘택 홀의 제조 방법에 있어서,
    상기 제1 도전층 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 평탄화하는 단계;
    상기 층간 절연막에 균일하지 않은 크기를 갖는 다수의 콘택 홀을 동시에 형성하는 단계;
    상기 콘택 홀에 제2 도전층을 충전 매립하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 콘택 홀에 제2 도전층을 충전 매립하는 단계는 상기 제1 도전층을 상기 다수의 콘택 홀을 통하여 제2 도전층으로 전기적 접속을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 콘택 홀에 제2 도전층을 충전 매립하는 단계는 상기 층간 절연막에 균일하지 않은 크기를 갖는 다수의 콘택 홀로 접속된 제1 도전층을 동일 노드로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 도전층은 하부에 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치의 형성 방법.
  5. 제1항에 있어서, 상기 제1 도전층은 실리콘 기판 상부에 형성된 전하 저장 캐패시터용 플레이트 노드를 포함하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 제1 도전층 상부의 층간 절연막 상부에 균일하지 않은 크기를 갖는 다수의 콘택 홀을 동시에 형성하는 단계는, 반도체 기판 상에 형성된 활성 영역, 게이트 폴리실리콘, 비트 라인을 각각 전기 접속하기 위하여 콘택 홀을 형성하는 단계와 동시에 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 층간 절연막에 균일하지 않은 크기를 갖는 다수의 콘택 홀을 동시에 형성하는 단계는 상기 층간 절연막에 있어서 경사가 발생하는 영역에 상기 균일하지 않은 크기를 갖는 다수의 콘택 홀을 동시에 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  8. 반도체 기판 상에 형성된 제1 도전층과;
    상기 제1 도전층 상부에 형성된 층간 절연막과;
    상기 제1 도전층 하부에 형성된 절연막과;
    상기 층간 절연막 상부에 형성된 제2 도전층과;
    상기 층간 절연막에 형성된 균일하지 않은 크기를 갖는 다수개의 콘택 홀;
    상기 제1 도전층과 상기 제2 도전층을 전기적으로 접속하는 상기 다수개의 콘택 홀에 충전 매립된 콘택 플러그
    를 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 제1 도전층은 실리콘 기판 상에 형성된 플레이트 저장 폴리실리콘 노드를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서, 상기 제2 도전층은 반도체 기판 상에 형성된 제1 금속층을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서, 상기 층간 절연막에 형성된 균일하지 않은 크기를 갖는 다수개의 콘택 홀은 상기 층간 절연막의 경사진 영역에 형성된 것을 특징으로 하는 반도체 장치.
KR1019980036878A 1998-09-08 1998-09-08 다수개의 균일하지 않은 크기의 콘택 홀을 갖는 콘택 구조 및그 제조 방법 KR20000018994A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980036878A KR20000018994A (ko) 1998-09-08 1998-09-08 다수개의 균일하지 않은 크기의 콘택 홀을 갖는 콘택 구조 및그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980036878A KR20000018994A (ko) 1998-09-08 1998-09-08 다수개의 균일하지 않은 크기의 콘택 홀을 갖는 콘택 구조 및그 제조 방법

Publications (1)

Publication Number Publication Date
KR20000018994A true KR20000018994A (ko) 2000-04-06

Family

ID=19549863

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980036878A KR20000018994A (ko) 1998-09-08 1998-09-08 다수개의 균일하지 않은 크기의 콘택 홀을 갖는 콘택 구조 및그 제조 방법

Country Status (1)

Country Link
KR (1) KR20000018994A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721189B1 (ko) * 2001-06-26 2007-05-23 주식회사 하이닉스반도체 디램 셀 트랜지스터 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721189B1 (ko) * 2001-06-26 2007-05-23 주식회사 하이닉스반도체 디램 셀 트랜지스터 제조 방법

Similar Documents

Publication Publication Date Title
JP2924771B2 (ja) 蓄積容量部形成方法
KR19990082204A (ko) 집적회로에 있어서 캐패시터의 축적노드에 대한접속 페디스털을 형성하기 위한 반도체 처리 방법
US6207574B1 (en) Method for fabricating a DRAM cell storage node
US6255224B1 (en) Method of forming contact for semiconductor device
KR20040000018A (ko) 다마신 배선을 이용한 반도체 소자의 제조방법
KR100301370B1 (ko) 디램셀커패시터의제조방법
KR100455378B1 (ko) 반도체 소자의 퓨즈 오픈방법
US20150214234A1 (en) Semiconductor device and method for fabricating the same
US6200849B1 (en) Methods of fabricating conductive contacts for integrated circuit memory devices using first and second dielectric layers and first and second conductive layers
KR100791343B1 (ko) 반도체 소자 및 그 제조 방법
US6436758B1 (en) Method for forming storage node contact plug of DRAM (dynamic random access memory)
KR100344835B1 (ko) 반도체 소자 및 그의 제조방법
KR20000018994A (ko) 다수개의 균일하지 않은 크기의 콘택 홀을 갖는 콘택 구조 및그 제조 방법
US7084057B2 (en) Bit line contact structure and fabrication method thereof
KR100292294B1 (ko) 상호연결부를교차하는스터드의높이를제어하는방법.
US20060134859A1 (en) Mask for forming landing plug contact hole and plug forming method using the same
US8685852B2 (en) Method of forming metal line of semiconductor device
US6784553B2 (en) Semiconductor device with self-aligned contact and method for manufacturing the device
KR20000008799A (ko) 고집적 반도체 공정의 토폴로지 개선을 위한디램 구조 및 제조방법
KR0120568B1 (ko) 반도체 소자의 접속장치 및 그 제조방법
JP2005005337A (ja) Ｄｒａｍ混載半導体集積回路装置の製造方法
KR100799123B1 (ko) 반도체 소자의 높은 종횡비를 갖는 콘택 플러그 형성 방법
KR100955263B1 (ko) 반도체 소자의 제조방법
KR100687862B1 (ko) 랜딩 플러그 콘택 제조 방법
KR100257752B1 (ko) 반도체 장치 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid