KR19990002867A - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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이영춘
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김영환
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Abstract

본 발명은 고집적화에 따른 캐패시터 용량을 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 개시한다.
본 발명에 따른 캐패시터의 스토리지 노드 전극은 산화막 패턴 및 산화막 패턴의 측벽에 형성된 스페이서를 이용하여 제 1 폴리실리콘막과 스페이서 형태의 제 2 폴리실리콘막으로 이루어지도록 형성된다. 즉, 산화막의 스페이서에 의해 스토리지 노드 전극용 콘택홀에 매립된 제 1 폴리실리콘막이 소정의 트렌치 형태로 식각된 후, 트렌치에 제 2 폴리실리콘막이 매립된다. 이에 따라, 스토리지 노드 전극의 중앙에 소정의 브릿지가 형성되어, 스토리지 노드 전극의 표면적이 커질 뿐만 아니라, 스토리지 노드 전극의 안정성이 향상된다.

Description

반도체 소자의 캐패시터 형성방법
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 캐패시터 형성방법에 관한 것이다.
최근 반도체 제조 기술의 발달과 더불어, 메모리 소자의 수요가 급증함으로써 좁은 면적에 높은 캐패시턴스를 요구하는 고집적화가 요청되고 있다. 따라서, 캐패시터의 용량을 극대화하기 위한 방법으로 전극간의 유전체를 높은 유전률을 갖는 절연체를 이용하거나, 반구형 폴리실리콘막을 이용하여 전극의 면적을 확대시키는 방법등이 제안되었다.
이러한, 반도체 메모리 소자의 고집적화에 대한 고용량을 제공하고, 전극 면적을 확장시키는 방법으로 플레너 캐패시터 셀에서 스택형 또는 트렌치 형의 3차원적 구조가 제안되었고, 현재는 더욱 진보된 구조인 이중 핀구조와 실린더 구조의 전극이 제조되고 있다.
상기한 종래의 캐패시터는 소자의 고집적화에 따라 작아지는 셀 사이즈로인하여 캐패시터의용량이 감소하게 됨으로써, 용량 확보에 따른 문제가 발생하게 된다. 즉, 이러한 캐패시터의 용량 감소는 소자의 특성에 영향을 미치게 되어 결국 소자의 특성을 저하시키는 요인으로 작용하게 된다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 고집적화에 따른 캐패시터 용량을 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
도 1A 내지 도 1E는 본 발명의 실시예에 따른 반도체 소자의 캐피시터 형성방법을 순차적으로 나타낸 평면도.
도 2A 내지 도 2E는 도 1의 캐피시터 형성에 따른 순차적인 단면도.
도 3은 도 1의 캐패시터의 스토리지 전극을 나타낸 사시도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판, 2 : 필드 산화막, 3 : 게이트 절연막, 4 : 게이트, 5 : 접합영역. 6 : 측벽 스페이서, 7, 8 : 제 1 및 제 2 층간절연막, 9 : 산화막 스페이서, 10 : 제 1 폴리실리콘막, 11 : 제 1 산화막, 12 : 제 2 산화막 스페이서, 13 : 트렌치, 14 : 제 2 폴리실리콘막 스페이서, 15 : 스토리지 노드 전극
상기한 본 발명의 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 캐패시터는 다음과 같은 공정을 포함한다. 먼저, 상부에 소자 분리막이 형성되고, 게이트 절연막이 개재된 게이트와, 접합영역으로 이루어진 트랜지스터가 구비된 반도체 기판이 제공된다. 그런 다음, 기판 상에 층간 절연막이 형성되고, 소정의 접합영역을 노출시키기 위하여 층간 절연막이 식각되어 스토리지 노드 전극용 콘택홀이 형성된다. 그 후, 콘택홀의 양 측벽에 측벽 스페이서가 형성되고, 콘택홀에 매립되도록 층간 절연막 상에 제 1 폴리실리콘막이 형성된 다음, 콘택홀 양 측의 제 1 폴리실리콘막 상에 제 1 절연막으로 이루어진 소정의 절연막 패턴이 형성된다. 그리고 나서, 절연막 패턴의 측벽에 제 2 절연막으로 이루어진 스페이서가 형성되고, 절연막 패턴 및 스페이서를 식각 마스크로하여 제 1 폴리실리콘막이 층간절연막이 노출되도록 식각되어, 콘택홀 내의 제 1 폴리실리콘막에 소정의 트렌치가 형성된다. 그 후, 트렌치에 매립되도록 기판 전면에 제 2 폴리실리콘막이 형성되고, 제 2 폴리실리콘막이 블랭킷 식각되어 제 1 폴리실리콘막의 측벽 및 트렌치 측벽과, 스페이서의 측벽에 제 2 폴리실리콘막 스페이서가 형성되어, 제 1 및 제 2 폴리실리콘막 스페이서로 이루어진 스토리지 노드 전극이 형성된다. 그런 다음, 절연막 패턴 및 스페이서가 제거된다. 그 후, 유전체막 및 플레이트 전극이 형성되어 캐패시터가 완성된다.
상기된 본 발명에 의하면, 캐패시터의 스토리지 노드 전극의 중앙에 소정의 브릿지가 형성됨에 따라, 캐패시터의 표면적이 증대된다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1A 내지 도 1E는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 순차적으로 나타낸 평면도이고, 도 2A 내지 도 2E는 상기한 도 1 내지 도 1E의 단면도이다.
도 2A는 도 1A의 ⅡA-ⅡA´선에 따른 단면도로서, 도 1A 및 2A에 도시된 바와 같이, 반도체 기판(1) 상에 공지된 LOCOS(LOCal Oxidation of Silicon) 기술에 의해 필드 산화막(2)이 형성된다. 그런 다음, 기판(1) 상에 게이트 절연막(3)이 개재됨과 더불어 양 측벽에 측벽 스페이서(6)가 구비된 게이트(4)가 형성되고, 게이트(4)양측(일측은 도시되지 않음)의 기판(1)에 접합영역(5)이 형성되어, 트랜지스터가 구축된다. 그리고 나서, 기판 전면에 층간 절연을 위한 제 1 및 제 2 층간 절연막(7, 8)이 순차적으로 형성되고, 식각되어 접합영역(5)을 노출시키는 콘택홀이 형성된다. 상기 콘택홀의 양 측벽에 산화막 스페이서(9)가 형성되고, 상기 콘택홀에 매립되도록 제 2 층간절연막(8) 상에 스토리지 노드 전극용 제 1 폴리실리콘막(10)이 증착된다. 그런 다음, 제 1 폴리실리콘막(10) 상에 제 1 산화막(11)이 형성된다.
도 2B는 도 1B의 ⅡB-ⅡB´선에 따른 단면도로서, 도 1B 및 도 2B에 도시된 바와 같이, 제 1 산화막(11)이 소정의 형태로 식각되어, 상기 콘택홀 양 측의 제 1 폴리실리콘막(10) 상부에 제 1 산화막 패턴(11a, 11b)이 형성된다.
도 2C는 도 1C의 ⅡC-ⅡC´선에 따른 단면도로서, 도 1C 및 도 2C에 도시된 바와 같이, 기판 전면에 제 2 산화막이 증착되고, 블랭킷 식각되어, 제 1 산화막패턴(11a, 11b)의 양 측벽에 제 2 산화막 스페이서(12)가 형성된다. 그런 다음, 제 1 산화막 패턴(11a, 11b) 및 제 2 산화막 스페이서(12)을 식각 마스크로 하여, 하부의 제 1 폴리실리콘막(10)이 제 2 층간절연막(8)이 노출될 때까지 식각된다. 이에 따라, 콘택홀에 매립된 제 1 폴리실리콘막(10)은 제 2 산화막 스페이서(12)에 의해 노출된 폭만큼 식각됨과 더불어, 소정 깊이만큼 식각되어, 제 1 폴리실리콘막(1)에 소정의 트렌치(13)가 형성된다.
도 2D는 도 1D의 ⅡD-ⅡD´선에 따른 단면도로서, 도 1D 및 도 2D에 도시된 바와 같이, 트렌치(13)에 매립되도록, 기판 상에 제 2 폴리실리콘막이 증착된다. 그런 다음, 제 2 폴리실리콘막이 블랭킷 식각되어, 제 1 폴리실리콘막(10)과 제 2 산화막 스페이서(12)의 양 측에 제 2 폴리실리콘막 스페이서(14)가 형성된다.
도 2E는 도 1E의 ⅡE-ⅡE´선에 따른 단면도로서, 도 1E 및 도 2E에 도시된 바와 같이, 제 1 산화막 패턴(11a, 11b) 및 제 2 산화막 스페이서(12)가 제거되어, 제 1 폴리실리콘막(10) 및 제 2 폴리실리콘막 스페이서(14)로 이루어진 스토리지 노드 전극(15)이 형성된다.
그런 다음, 도시되지는 않았지만, 유전막 및 플레이트 전극이 형성되어, 캐패시터가 완성된다.
한편, 도 3은 스토리지 노드 전극(15)을 나타낸 사시도로서, 스토리지 노드 전극(15)의 중앙이 브리지(bridge)의 형태로 형성됨에 따라, 스토리지 노드 전극(15)의 표면적이 증대된다.
상기 실시예에 의하면, 제 1 산화막 패턴 및 제 2 산화막 스페이서에 의해 제 1 폴리실리콘막과 스페이서 형태의 제 2 폴리실리콘막으로 이루어진 스토리지 노드 전극이 형성된다. 산화막이 스페이서에 의해 스토리지 노드 전극용 콘택홀에 매립된 제 1 폴리실리콘막이 소정의 트렌치 형태로 식각된 후, 트렌치에 제 2 폴리실리콘막이 매립됨에 따라, 스토리지 노드 전극의 중앙에 소정의 브리지가 형성된다. 이에 따라, 캐패시터의 스토리지 노드 전극의 표면적이 증대되어 캐패시터의 용량이 증가될 뿐만 아니라, 스토리지 노드 전극의 안정성이 향상된다.
따라서, 고집적화에 따른 캐패시터의 용량 확보가 가능하고, 캐패시터의 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (3)

  1. 상부에 소자 분리막이 형성되고, 게이트 절연막이 개재된 게이트와, 접합영역으로 이루어진 트랜지스터가 구비된 반도체 기판을 제공하는 단계;
    상기 기판 상에 층간 절연막을 형성하는 단계;
    상기 소정의 접합영역을 노출시키기 위하여 상기 층간 절연막을 식각하여 스토리지 노드 전극용 콘택홀을 형성하는 단계;
    상기 콘택홀의 양 측벽에 측벽 스페이서를 형성하는 단계;
    상기 콘택홀에 매립되도록 상기 층간 절연막 상에 제 1 폴리실리콘막을 형성하는 단계;
    상기 콘택홀 양 측의 상기 제 1 폴리실리콘막 상에 제 1 절연막으로 이루어진 소정의 절연막 패턴을 형성하는 단계;
    상기 제 1 절연막 패턴의 측벽에 제 2 절연막으로 이루어진 스페이서를 형성하는 단계;
    상기 제 1 절연막 패턴 및 제 2 절연막 스페이서를 식각 마스크로하여 상기 제 1 폴리실리콘막을 상기 층간절연막이 노출되도록 식각하여, 상기 콘택홀 내의 제 1 폴리실리콘막에 소정의 트렌치를 형성하는 단계;
    상기 트렌치에 매립되도록 상기 기판 전면에 제 2 폴리실리콘막을 형성하는 단계;
    상기 제 2 폴리실리콘막을 블랭킷 식각하여 제 1 폴리실리콘막의 측벽 및 트렌치 측벽과, 상기 스페이서의 측벽에 제 2 폴리실리콘막 스페이서를 형성하여 제 1 및 제 2 폴리실리콘막 스페이서로 이루어진 스토리지 노드 전극을 형성하는 단계; 및, 상기 절연막 패턴 및 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서, 상기 제 2 절연막으로 이루어진 스페이서를 형성하는 단계는 상기 절연막 패턴 및 상기 제 1 폴리실리콘막 상에 제 2 절연막을 형성하는 단계; 및, 상기 제 2 절연막을 상기 절연막 패턴의 표면에 노출되도록 블랭킷 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 2 항에 있어서, 상기 제 1 및 제 2 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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