KR19980065660A - 반도체장치의 커패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체장치의 커패시터 제조방법에 관해 개시한다.

본 발명에 의하면 절연막을 다단계로 이방성식각하여 계단형 내벽을 갖고 바닥에는 소정의 길이를 갖는 도전성 돌출부를 갖는 비어홀을 형성한 다음 상기 비어홀과 상기 돌출부의 전면을 덮는 도전층 패턴을 형성하여 커패시터 하부전극을 형성한다.

결국 상기 커패시터의 하부전극은 중앙에서 상기 돌출부를 감싸고 좌, 우에 계단형 날개를 갖는 형태가 되는데, 이는 종래 기술에 비해 훨씬 넓은 표면적을 제공하므로 보다 큰 커패시턴스를 제공할 수 있고, 따라서 반도체장치의 동작의 안정성을 확보할 수 있다.

Description

반도체장치의 커패시터 제조방법

본 발명은 반도체장치의 제조방법에 관한 것으로서 특히, 커패시터의 용량을 증가시킬 수 있는 커패시터 제조방법에 관한 것이다.

반도체장치의 고집적화에 따라 다른 소자들도 마찬가지이지만, 기판영역에서 커패시터가 형성될 수 있는 영역이 급격히 줄어들고 있다. 하지만, 반도체장치에 필요한 커패시터의 커패시턴스는 기존에 비해 거의 줄어들지 않고 오히려 증가될 필요가 있기도 하다. 이러한 필요성에 의해 다양한 형태의 커패시터가 출현하였고 일부 상업적으로 이용되고 있다.

원천적으로 제조영역이 줄어드는 상태에서 어떠한 구조의 표면적을 증가시키기 위해서는 그 구조를 이루는 물체의 표면에 굴곡지게 하여 표면적을 증가시키는 것외에 다른 방법이 없다. 곧, 구조를 입체화할 수 밖에 없다.

반도체장치에서 커패시터의 경우에도 상기의 내용이 그대로 적용될 수 있는데, 표면적을 넓히기 위해 커패시터의 하부전극을 입체화하는 종래 기술에 의한 반도체장치의 커패시터 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.

도 1은 종래 기술에 의한 고집적 반도체 메모리장치의 커패시터를 제조하기 위한 간략한 레이아웃도로서, 중앙부에 위치하고 가로로 긴 직사각형 모양으로 형성되며 이점쇄선으로 한정된 영역은 반도체기판을 활성영역 및 비활성영역으로 구분하기 위한 필드산화막 형성을 위한 마스크패턴(P1)이고, 중앙부를 중심으로 대칭된 모양으로 위치하고 상하로 긴 직사각형 모양으로 형성되며 실선으로 한정된 영역은 게이트전극 형성을 위한 마스크패턴(P2)이며, 가로로 긴 모양으로 형성되고 돌출된 영역을 가지며 일점쇄선으로 한정된 영역은 비트라인 형성을 위한 마스크패턴(P3)이고, 상기 돌출된 영역에 형성되고 그 내부에 엇갈린 사선이 그어진 정사각형 모양의 영역은 비트라인을 드레인영역에 접속시키기 위한 콘택홀 형성응 위한 마스크패턴(P4)이며, 중앙부를 중심으로 좌우로 대칭되고 직사각형 모양으로 형성되며 실선으로 한정된 영역은 원통형 스토리지전극 형성을 위한 요부형성을 위한 마스크패턴(P5)이고, 중앙부를 중심으로 좌우로 대칭되고 소오스 영역의 일부분을 반드시 포함하며 그 내부에 엇갈린 사선이 그어진 정사각형 모양의 영역은 스토리지 전극을 상기 소오스영역에 접속시키기 위한 콘택홀 형성을 위한 마스크패턴(P6)이다.

도 2 내지 도 7, 및 도 8 내지 도 13은, 상기 도 1의 AA'선, 및 BB'선 따라서 자른 종래 기술에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 일실시예를 도시한 단면도들이다.

먼저, 도 2 및 도 8을 참조하면, 제 1 절연물질층(30)을 형성하는 공정과, 상기 제 1 절연물질층내에 요부(32)를 형성하는 공정을 도시한 것으로서, 필드산화막(12)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체기판(10)의 상기 활성영역에, 하나의 드레인영역(16)과 상기 드레인영역과 접속하는 비트라인(20)을 공유하며, 각각이 하나씩의 소오스영역(14) 및 게이트전극(18)을 구비한 트랜지스터들을 형성한 후, 예컨대 고온산화막(HTO)을 약 10,000Å정도의 두께로 도포하므로 상기 트랜지스터를 다른 소자로부터 절연시키기 위한 절연층(19)을 형성한다. 이어서 제 1 절연물질로 예컨대 PE-TEOS(Plasma Enhance Tefra Ethyl Ortho Silicate)나 PE-산화막(Plasma Enhance-Oxide)등 중 어느 한 물질을 상기 절연층(19)이 형성되어 있는 반도체기판 전면에 도포하고 그 표면을 평탄화시키므로, 그 표면이 평탄화된 제 1 절연물질층(30)을 형성하는데, 본 발명에서는 상기 제 1 절연물질층의 평탄도를 좋게 하기 위한 목적으로 상기 제 1 절연물질층을 형성하기 위한 공정을 두 단계, 즉 약 3,000Å 정도의 두께로 BPSG를 도포한 후, 약 900℃ 정도의 온도, 질소(N₂) 분위기에서 30분동안 리플로우(reflow)시키는 첫번째 단계, 및 상기 BPSG가 형성되어 있는 결과물 전면에 다시 상기 물질(BPSG)을 약 6,000Å 정도의 두께로 도포한 후, 첫번째 단계에서 사용한 조건과 동일한 조건으로 상기 물질을 리플로우시키는 두번째 단계로 나누어 실시하였다. 제 1 절연물질층(30)이 형성되어 있는 반도체기판 전면에 포토레지스트를 도포한 후 상기 마스크패턴(P5)을 적용하여 포토레지스트패턴(33)을 형성한 후, 상기 포토레지스트패턴(33)을 식각 마스크로 하여 상기 제 1 절연물질층을 소정의 깊이로 이방성 식각해내므로 원통형 스토리지전극 형성을 위한 요부(32)를 형성한다.

이때 상기 소정의 깊이는 하부구조물(여기서 하부구조물이란 도전물질로 형성되어 전기적으로 다른 소자들과 연결되는 구조를 가지고, 상기 제 1 절연물질층이 형성되기 전에 형성된 구조물을 의미한다)이 드러나지 않을 정도의 깊이를 의미하며, 그 깊이를 약 6,000Å 정도로 하여 실시하였다.

도 3, 및 도 9를 참조하면, 스토리지전극을 소오스영역에 접속시키기 위한 콘택홀(34)을 형성하는 공정을 도시한 것으로서, 상기 요부(32)가 형성되어 있는 반도체기판 전면에 포토레지스트를 도포한 후, 상기 마스크패턴(P6)을 적용한 사진 식각공정을 행하여 상기 콘택홀(34)을 형성한다. 이때 상기 콘택홀의 크기는 최소피쳐사이즈(minimum feature size)이지만, 집적도 증가에 의한 상기 하부구조물의 크기 감소는 콘택홀이 형성될 상기 소오스 영역의 크기도 감소시키기 때문에, 콘택홀 형성을 위한 상기 사진식각공정에 의해 소오스 영역 근처에 있는 도전층, 예컨대 비트라인(20) 및 게이트전극(18)의 표면이 부분적으로 노출될 수도 있다.

도 4 및 도 10을 참조하면, 요부(32) 및 콘택홀(34)의 측벽에 스페이서(40)를 형성하는 공정을 도시한 것으로서, 콘택홀(34)이 형성되어 있는 반도체기판 전면에 질화물(nitride)을, 예컨대 200Å 정도의 두께로 증착하고, 상기 질화물 전면에 제 2 절연물질로 건식식각에 대해 상기 제 1 절연물질과 식각율이 다른 물질, 예컨대 고온산화막(HTO)을 1,500Å 정도의 두께로 적층한 후, 이방성식각을 행하여 상기 요부 및 콘택홀의 측벽에 스페이서(40)를 형성하는데, 상기 스페이서(40)는, 콘택홀 형성을 위한 사진식각공정에 의해 그 표면이 노출될지도 모를 상기 하부구조물을 전기적으로 절연시키고자 하는 목적으로 형성된다.

도 5 및 도 11을 참조하면, 제 1 도전층(50a)을 형성하는 공정을 도시한 것으로서, 스페이서(40)가 형성되어 있는 결과물 전면에, 예컨대 다결정실리콘과 같은 물질을 약 1,000Å 정도의 두께로 증착하여 제 1 도전층(50a)을 형성하고, 결과물 전면에 상기 결과물을 완전히 덮을 수 있을 정도의 두께로, 예컨대 본 발명에서는 12,000Å 정도의 두께로 포토레지스터를 도포한 후, 제 1 도전층(50a)의 최상부표면이 부분적으로 드러날때까지 상기 포토레지스트를 에치백하여 각 셀 단위로 상기 제 1 도전층을 한정하기 위한 포토레지스트패턴(60)을 형성한다.

도 6 및 도 12를 참조하면, 각 셀 단위로 한정된 스토리지전극(50)을 형성하는 공정을 도시한 것으로서, 상기 포토레지스트패턴(60)을 식각 마스크로 하고, 상기 제 1 절연물질층을 식각종료점(end point)으로 한 이방성 식각 공정에 의해 상기 제 1 도전층을 각 셀 단위로 한정하므로 상기 스토리지전극(50)을 형성한 후, 상기 포토레지스트패턴을 제거한다. 이어서 산화물에천트로 상기 제 1 절연물질층 및 스페이서를 구성하는 상기 제 2 절연물질층을 소정의 깊이만큼 제거해내는데, 이는 원통형 스토리지전극의 외면까지 셀커패시턴스 증가를 위한 유효 커패시터 영역으로 이용하기 위해서이다. 이때 상기 질화물은 인산으로 제거해낸다.

도 7 및 도 13을 참조하면, 유전체막(51) 및 플레이트전극(52)을 형성하는 공정을 도시한 것으로서, 상기 스토리지전극을 구성하는 다결정실리콘에 도즈량 5.0×E15, 주입에너지 100keV로 As이온을 도우프하고, 결과물 전면에 유전체막(51)을 형성한 후, 도 1전층을 증착하여 플레이트 전극(52)을 형성한다.

도 14 내지 도 17 및 도 18 내지 도 21은 상기 도 1의 AA'선, 및 BB'선을 따라서 자른 종래 기술에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 다른 실시예를 도시한 도면들로서, 하부구조물이 형성된 높이까지의 스페이서만을 남기고 그 외의 것은 제거해내므로, 스페이서 두께만큼 원통형 스토리지전극의 내부원지름을 증가시킨 경우이다.

먼저, 도 14 및 도 18을 참조하면, 포토레지스트패턴(62)을 형성하는 공정을 도시한 것으로, 스페이서(40)가 형성되어 있는 반도체 기판 전면에 포토레지스트를 도포한 후, 상기 포토레지스트를 시간식각(time etch)해내어 상기 포토레지스트패턴(62)을 형성하는데, 이는 하부고조물이 형성된 높이까지의 상기 스페이서를 남기기 위해서이다.

도 15 및 도 19를 참조하면, 제 1 도전층(50a)을 형성하는 공정을 도시한 것으로서, 상기 포토레지스트패턴을 식각에 대한 보호 마스크로 하여 상기 스페이서를 부분적으로 제거하므로, 하부구조물이 형성되어 있는 높이까지의 스페이서(40c)를 남긴 후, 상기 포토레지스트패턴을 제거해낸다, 이어서, 예컨대 불순물이 도우프된 다결정 실리콘과 같은 도전물질을 결과물 전면에 증착하여 상기 제 1 도전층(50a)을 형성하고, 상기 도 5 및 도 11의 방법과 같은 방법으로 포토레지스트패턴(60)을 형성한다.

도 16 및 도 20을 참조하면, 스토리전극(50)을 형성하는 공정을 도시한 것으로서, 상기 포토레지스트패턴을 식각마스크로 하고, 제 1 도전층 전면에 행하므로 각 셀 단위로 한정된 상기 스토리지전극(50)을 형성한 후, 상기 포토레지스트패턴을 제거해낸다. 이어서 제 1 절연물질층을 소정의 깊이만큼 식각해내므로 상기 스토리지 전극의 외면까지 유효 커패시터 면적으로 사용할 수 있도록 한다.

도 17, 및 도 21을 참조하면, 유전체막(51)및 플레이트전극(52)을 형성하는 공정을 도시한 것으로서, 스토리지전극(50)이 형성되어 있는 결과를 전면에 O/N/O 막과 같은 유전체막(51)을 얇게 형성한 후, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질을 결과물 전면에 증착하므로 상기 플레이트 전극(52)을 형성한다.

상술한 다른 실시예에 의하면 필요한 부분(하부구조물의 높이까지)까지만 상기 스페이서를 남기므로, 원통형 스토리지전극의 내부원 지름 확장에 의한 셀커패시턴스 증가를 꾀하였다.

도 22는 종래 기술에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 또 다른 실시예에 의해 제조된 메모리장치의 단면도로서, 완충층 대신 스페이서를 형성한 경우이다.

종래 기술에 의한 반도체장치의 커패시터 제조방법에서는 커패시터의 하부전극을 입체화하여 기존의 평면커패시터에 비해 커패시턴스를 증가시킬 수 있는 잇점이 있으나 하부전극에서 하부면을 이용하지 못하고 상부만을 이용하고 있다. 따라서 커패시터의 커패시턴스의 증가에는 제한이 있다.

따라서 본 발명의 목적은 상술한 문제점을 해결하기 위해 커패시터의 하부전극의 영역을 더욱 넓게하여 보다 큰 정전용량을 제공할 수 있는 반도체장치의 커패시터 제조방법을 제공함에 있다.

도 1은 종래 기술에 의한 고집적 반도체 메모리 장치의 커패시터를 제조하기 위한 간략한 레이아웃도이다.

도 2 내지 도 7 및 도 8 내지 도 13은 도 1의 A-A' 및 B-B'선을 따라서 자른 종래 기술에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 일실시예를 나타낸 단면도이다.

도 14 내지 도 17 및 도 18 내지 도 21은 도 1의 A-A'및 B-B'을 따라서 자른 종래 기술에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 다른 실시예를 나타낸 단면도이다.

도 22는 종래 기술에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 또 다른 실시예에 의해 제조된 메모리 장치의 단면도이다.

도 23 내지 도 31은 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.

도면의 주요부분에 대한 부호설명

70:반도체기판. 72:필드산화막.

76:제1 절연막. 78:제2 절연막.

80:제3 절연막. 84:콘택홀.

86:도전성 플러그. 92:도전층.

94:제4 절연막.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법은 (a) 반도체기판을 활성영역과 필드영역으로 구분한 다음 상기 필드영역에는 필드산화막을 형성하고 상기 활성영역상에는 트랜지스터를 형성하는 단계; (b) 상기 결과물의 전면에 제1, 제2 및 제3 절연막을 순차적으로형성하는 단계; (c) 상기 제1 제2 및 제3 절연막에 콘택홀을 형성하는 단계; (d) 상기 콘택홀에 적어도 상기 제2 절연층보다는 높게 그리고 상기 제3 절연층보다는 낮게 도전성 플러그를 채우는 단계; (e) 상기 제3 절연막에 상기 도전성플러그의 끝부분이 소정길이만큼 돌출되어 있고 상기 도전성 플러그를 중심으로 좌, 우로 동일한 폭을 갖는 바닥과 상기 바닥의 가장자리에서 상기 제3 절연막의 표면까지 수직한 내벽을 갖는 트랜치를 형성하는 단계; (f) 상기 제3 절연막에서 상기 트랜치의 바닥에 해당하는 부분을 식각하여 상기 제2 절연막의 계면을 노출시킴과 아울러 상기 트랜치의 내벽에 계단을 형성하여 상기 도전성 플러그가 중심에 있고 내벽이 계단형태인 비어 홀을 형성하는 단계; (g) 상기 비어 홀과 상기 도전성 플러그의 노출된 전면에 도전층을 형성하는 단계; 및 (h) 상기 도전성 플러그의 노출된 전면을 감싸며 상기 도전성 플러그를 중심으로 좌, 우 대칭인 계단형 도전층 패턴을 형성하는 단계를 포함한다.

상기 (e)단계는 (e1) 상기 (d) 단계의 결과물 전면에 감광막을 도포하는 단계; (e2) 상기 감광막을 패터닝하여 상기 콘택홀을 중심으로 좌, 우로 동일한 폭의 상기 제3 절연막을 노출시키는 감광막 패턴을 형성하는 단계; (e3)상기 감광막 패턴을 식각마스크로 하여 상기 제3 절연막의 노출된 부분을 소정의 깊이 만큼 식각하는 단계; 및 (e4) 상기 감광막 패턴을 제거하는 단계를 포함한다.

상기 (f)단계는 (f1) 상기 제3 절연막 상에 상기 트랜치 영역과 상기 트랜치의 가장자리로부터 소정의 폭으로 상기 제3 절연막을 노출시키는 감광막 패턴을 형성하는 단계; (f2)상기 감광막 패턴을 식각마스크로 하여 상기 제3 절연막의 노출된 부분을 상기 제2 절연막의 계면이 노출될 때 까지 식각하는 단계; 및 (f3) 상기 감광막 패턴을 제거하는 단계를 포함한다.

상기 (g)단계는 (g1) 상기 비어홀과 상기 도전성 플러그의 노출된 전면 및 상기 제3 절연층의 전면에 도전층을 형성하는 단계; (g2) 상기 도전층의 전면에 상기 비어홀을 채우는 제4 절연막을 형성하는 단계; (g3) 상기 제4 절연막의 전면을 상기 비어홀 사이의 상기 제3 절연막의 계면이 노출될 때 까지 평탄화하는 단계를 포함한다.

상기 (h)단계는 상기 제3 절연막과 제4 절연막을 습식식각하는 단계를 포함한다.

상기 제1 및 제3 절연막은 산화막으로 형성한다.

상기 제2 절연막은 실리콘 나이트라이드막으로 형성한다.

상기 도전층은 도핑된 폴리실리콘층으로 형성한다.

상기 제4 절연막은 SOG(Spin On Glass)막으로 형성한다.

본 발명은 커패시터의 하부전극의 표면적을 더욱 증가시킨다.

이하, 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.

도 23 내지 도 31은 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.

먼저, 도 23을 참조하면, 도 23은 3개의 절연막을 순차적으로 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 반도체기판(70)을 활성영역과 필드영역으로 구분한다. 이어서 상기 필드영역에는 필드산화막(72)을 형성하고 활성영역에는 게이트 전극(74)을 형성한 다음 불순물층을 형성하여 트랜지스터를 형성한다. 상기 게이트 전극(74)이 형성된 기판(70)의 전면에는 순차적으로 제1, 제2 및 제3 절연막(76, 78, 80)을 형성한다. 상기 제1 및 제3 절연막(76, 80)은 각각 산화막으로 형성하는데, 예를 들면, 상기 제1 절연막(76)은 BPSG(BoroPhosphoSilicate Glass)막으로 형성하고 제3 절연막(80)은 HTO(High Temperature Oxide)막으로 형성한다. 그리고 상기 제1 및 제3 절연막(76, 80)의 두께는 각각 5,000Å정도로 형성한다.

상기 제2 절연막(78)은 실리콘 나이트라이드막으로 형성하는데, 두께는 800Å정도가 되도록 형성한다.

도 24는 콘택홀(84)을 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 상기 제3 절연막(80)의 전면에 감광막을 도포한 다음 패터닝하여 상기 반도체기판(70)의 소정영역에 대응하는 상기 제3 절연막(80)의 계면을 노출시키는 감광막 패턴(82a)을 형성한다. 이어서 상기 감광막 패턴(82a)을 식각마스크로 사용하여 상기 제3 절연막(80)의 노출된 부분을 이방성식각한다. 이방성식각은 제3, 제2 및 제1 절연막(80, 78 및 76)이 순차적으로 제거되어 상기 기판(70)의 한정된 부분의 계면이 노출될 때 까지 실시한다. 이 결과 제1, 제2 및 제3 절연막 패턴(76a, 78a 및 80a)과 콘택홀(84)이 형성된다.

도 25는 콘택홀(84)에 도전성 플러그(86)를 채우는 단계를 나타낸 도면으로서, 구체적으로 설명하면, 도 24에서 감광막 패턴(82a)을 제거한 후 상기 제3 절연막 패턴(80a)의 전면에 상기 콘택홀(84)을 채우는 도전성 물질층(도시하지 않음)을 형성한다. 이어서 상기 도전성 물질층을 평탄화하여 상기 제3 절연막 패턴(80a)의 상부면으로부터 제거하는데, 이 과정에서 상기 콘택홀(84)을 채운 도전성 물질층의 높이가 상기 제2 절연막 패턴(78a)보다는 높지만 상기 제3 절연막 패턴(80a)보다는 낮게한다. 결과적으로, 상기 콘택홀(84)을 채운 도전성물질층 즉, 도전성 플러그(86)의 표면은 상기 제2 절연막 패턴(78a)의 표면과 상기 제3 절연막 패턴(80a)의 표면사이에 존재하게 되어 상기 콘택홀(84)의 상부영역에는 채워지지않은 부분이 존재하게 된다. 상기 도전성 플러그(86)을 형성하는 상기 도전성 물질층은 도핑된 폴리실리콘층으로 형성하는데, 그 두께는 1,800Å정도로 형성한다.

도 26은 상기 도전성 플러그(86)를 중심으로 트랜치(89)를 형성하는 단계를 나타낸 도면인데, 구체적으로는 도 25에서 상기 제3 절연막 패턴(80a)의 전면에 감광막 패턴을 도포한 다음, 패터닝하여 상기 도전성 플러그(86)를 중심으로 그 둘레의 상기 제3 절연막 패턴(80a)의 일부영역을 한정하는 감광막 패턴(88)을 형성한다. 상기 감광막 패턴(88)을 식각마스크로 사용하여 상기 제3 절연막 패턴(도 25의 80a)의 노출된 부분을 이방성식각한다. 상기 이방성식각은 상기 도전성 플러그(86)의 일부길이를 노출시키되 상기 제2 절연막 패턴(78a)의 계면은 어디에서도 노출되지 않도록 실시한다. 이어서 상기 감광막 패턴(88)을 제거한다.

상기 이방성식각결과 도 26에 도시한 바와 같이 소정의 깊이와 폭을 갖는 트랜치(89)를 갖는 제3 절연막 패턴(80b)이 형성된다. 상기 트랜치(9)는 단부가 소정의 길이로 돌출된 상기 도전성 플러그(86)를 중심으로 상기 도전성 플러그(86)로부터 좌, 우로 소정의 폭을 갖는 바닥과 상기 바닥의 가장자리에서 수직으로 상기 제3 절연막 패턴(80b)의 상부면에 닺아있는 내벽을 갖는다.

이어서 도 27에 도시한 바와 같이 상기 제3 절연막 패턴(80b) 상에 적어도 상기 트랜치(89)보다는 넓게 상기 제3 절연막 패턴(80b)을 노출시키는 감광막 패턴(90)을 형성한다.

도 28은 비어홀(91)을 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 상기 감광막 패턴(90)을 식각마스크로 사용하여 상기 제3 절연막 패턴(80b)의 노출된 부분을 이방성식각한다. 상기 이방성식각은 상기 제2 절연막 패턴(78a)의 계면이 노출될 때 까지 실시한다. 상기 제3 절연막 패턴(80b)의 노출된 부분은 동일한 식각율로 식각되기 때문에 상기 트랜치(89)의 바닥에 해당하는 부분에서 먼저 상기 제2 절연막 패턴(78a)의 계면이 노출된다. 상기 트랜치(89)의 중심에 있는 상기 도전성 플러그(86)는 식각선택비가 낮기 때문에 상기 이방성식각에서 거의 영향을 받지 않는다.

상기 이방성식각의 결과 내벽이 계단형리고 중심에 상기 도전성 플러그(86)가 소정의 길이로 돌출되어 있는 상기 제2 절연막 패턴(78b)의 계면을 노출시키는 비어홀(91)과 이러한 비어홀(91)을 갖는 제3 절연막 패턴(80c)이 형성된다.

도 29는 제4 절연막(94)을 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 도 28에서 상기 감광막 패턴(90)을 제거한 다음, 그 결과물 전면에 도전층(92)을 형성한다. 상기 도전층(92)은 후속공정에서 커패시터의 하부전극으로 사용되는데, 이를 위해 도핑된 폴리실리콘층으로 형성하며, 두께는 1000Å정도가 되도록 형성한다.

다음에는 상기 도전층(92)의 전면에 제4 절연막(94)을 형성한 다음 전면을 평탄화한다. 상기 제4 절연막(94)은 SOG막으로 형성하는데, 두께가 9000Å정도가 되도록 형성한다.

도 30은 도전층 패턴(92a) 및 제4 절연막 패턴(94a)을 형성하는 단계를 나타낸 도면으로서 구체적으로 설명하면, 도 29의 결과물에서 상기 제4 절연막(94)의 전면을 에치 백공정을 이용하여 평탄화하는데, 상기 에치 백은 상기 비어홀(91)이 형성되어 있는 상기 제3 절연막 패턴(80c)의 계면이 노출될 때 까지 실시한다. 상기 에치 백 공정에서 상기 도전성 플러그(86)가 상기 제3 절연막 패턴(80c)의 상부면보다 낮고 이 부분에 형성된 상기 도전층의 표면은 상기 제3 절연막 패턴(80c)의 상부면과 동일한 면을 이루기 때문에 상기 도전층(92)중 상기 제3 절연막 패턴(80c)의 상부면에 형성되어 있는 부분이 상기 제4 절연막(94)에 이어 에치 백되어 제3 절연막 패턴(80c)의 계면이 노출되게 되고 에치 백공정은 종료된다. 따라서 상기 비어 홀(91)의 전면과 비어홀(91)의 바닥 중앙에 돌출된 상기 도전성 플러그의 전면을 덮는 도전층 패턴(92a)이 형성되고 상기 비어홀(91)에는 제4 절연막 패턴(94a)이 형성된다. 상기 도전층 패턴(92a)은 상기 도전성 플러그(86)의 돌출된 전면을 감싸며 상기 도전성 플러그(86)를 중심으로 좌, 우 대칭인 계단형 날개를 갖고 있다.

도 31은 커패시터의 하부전극을 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 도 30의 결과물에서 상기 제3 및 제4 절연막 패턴(80c, 94a)을 습식식각하여 제거한다. 이 결과 상기 제2 절연막 패턴(78a) 상에는 상기 도전층 패턴(92a)만이 남게된다. 상기 도전층 패턴(92a)은 커패시터의 하부전극으로 사용되느데, 여기서 종래 기술에 의한 커패시터의 하부전극과 비교해 볼 때 본 발명에 의한 하부전극의 표면적이 훨씬 넓다는 것을 알 수 있다.

이상으로, 본 발명의 실시예에서는 절연막을 다단계로 이방성식각하여 계단형 내벽을 갖고 바닥에는 소정의 길이를 갖는 도전성 돌출부를 갖는 비어홀을 형성한 다음 상기 비어홀과 상기 돌출부의 전면을 덮는 도전층 패턴을 형성하여 커패시터 하부전극을 형성한다.

결국 상기 커패시터의 하부전극은 중앙에서 상기 돌출부를 감싸고 좌, 우에 계단형 날개를 갖는 형태가 되는데, 이는 종래 기술에 비해 훨씬 넓은 표면적을 제공하므로 보다 큰 커패시턴스를 제공할 수 있고, 따라서 반도체장치의 동작의 안정성을 확보할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (9)

1. (a) 반도체기판을 활성영역과 필드영역으로 구분한 다음 상기 필드영역에는 필드산화막을 형성하고 상기 활성영역상에는 트랜지스터를 형성하는 단계;

   (b) 상기 결과물의 전면에 제1, 제2 및 제3 절연막을 순차적으로형성하는 단계;

   (c) 상기 제1 제2 및 제3 절연막에 콘택홀을 형성하는 단계;

   (d) 상기 콘택홀에 적어도 상기 제2 절연층보다는 높게 그리고 상기 제3 절연층보다는 낮게 도전성 플러그를 채우는 단계;

   (e) 상기 제3 절연막에 상기 도전성플러그의 끝부분이 소정길이만큼 돌출되어 있고 상기 도전성 플러그를 중심으로 좌, 우로 동일한 폭을 갖는 바닥과 상기 바닥의 가장자리에서 상기 제3 절연막의 표면까지 수직한 내벽을 갖는 트랜치를 형성하는 단계;

   (f) 상기 제3 절연막에서 상기 트랜치의 바닥에 해당하는 부분을 식각하여 상기 제2 절연막의 계면을 노출시킴과 아울러 상기 트랜치의 내벽에 계단을 형성하여 상기 도전성 플러그가 중심에 있고 내벽이 계단형태인 비어 홀을 형성하는 단계;

   (g) 상기 비어 홀과 상기 도전성 플러그의 노출된 전면에 도전층을 형성하는 단계; 및

   (h) 상기 도전성 플러그의 노출된 전면을 감싸며 상기 도전성 플러그를 중심으로 좌, 우 대칭인 계단형 도전층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
2. 제1항에 있어서, 상기 (e)단계는

   (e1) 상기 (d) 단계의 결과물 전면에 감광막을 도포하는 단계;

   (e2) 상기 감광막을 패터닝하여 상기 콘택홀을 중심으로 좌, 우로 동일한 폭의 상기 제3 절연막을 노출시키는 감광막 패턴을 형성하는 단계;

   (e3)상기 감광막 패턴을 식각마스크로 하여 상기 제3 절연막의 노출된 부분을 소정의 깊이 만큼 식각하는 단계; 및

   (e4) 상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
3. 제1항에 있어서, 상기 (f)단계는

   (f1) 상기 제3 절연막 상에 상기 트랜치 영역과 상기 트랜치의 가장자리로부터 소정의 폭으로 상기 제3 절연막을 노출시키는 감광막 패턴을 형성하는 단계;

   (f2)상기 감광막 패턴을 식각마스크로 하여 상기 제3 절연막의 노출된 부분을 상기 제2 절연막의 계면이 노출될 때 까지 식각하는 단계; 및

   (f3) 상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
4. 제1항에 있어서, 상기 (g)단계는

   (g1) 상기 비어홀과 상기 도전성 플러그의 노출된 전면 및 상기 제3 절연층의 전면에 도전층을 형성하는 단계;

   (g2) 상기 도전층의 전면에 상기 비어홀을 채우는 제4 절연막을 형성하는 단계;

   (g3) 상기 제4 절연막의 전면을 상기 비어홀 사이의 상기 제3 절연막의 계면이 노출될 때 까지 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
5. 제4항에 있어서, 상기 (h)단계는

   상기 제3 절연막과 제4 절연막을 습식식각하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
6. 제1항에 있어서, 상기 제1 및 제3 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
7. 제1항에 있어서, 상기 제2 절연막은 실리콘 나이트라이드막으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
8. 제1항에 있어서, 상기 도전층과 도전성 플러그는 도핑된 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
9. 제4항 또는 제5항에 있어서, 상기 제4 절연막은 SOG(Spin On Glass)막으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.