JPH09223735A - 半導体装置のコンタクト開孔方法 - Google Patents
半導体装置のコンタクト開孔方法Info
- Publication number
- JPH09223735A JPH09223735A JP8028216A JP2821696A JPH09223735A JP H09223735 A JPH09223735 A JP H09223735A JP 8028216 A JP8028216 A JP 8028216A JP 2821696 A JP2821696 A JP 2821696A JP H09223735 A JPH09223735 A JP H09223735A
- Authority
- JP
- Japan
- Prior art keywords
- contact
- polysilicon
- semiconductor device
- film
- contact holes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 微細化された半導体装置に対しセルフアライ
ンによるコンタクト開孔を可能にする方法を提供する。 【解決手段】 狭スペースの配線間にコンタクトを開孔
する際に施すＲＩＥ加工のストップ層として、コンタク
トを開孔すべきポリシリコン上層に、予めシリコン窒化
膜を介してポリシリコン層を堆積させ、堆積させたポリ
シリコン層をストッパーとしてＲＩＥ加工を止めること
により、下層の配線であるポリシリコンに対し、セルフ
アラインでコンタクトを開孔し、コンタクト開孔後に、
コンタクト内にポリシリコンのプラグ９Ａ、９Ｂを形成
し、ついでストッパーとして用いたポリシリコン層を酸
化工程によってシリコン酸化膜１０とすることにより、
伝導膜から絶縁膜へと変質させる。
ンによるコンタクト開孔を可能にする方法を提供する。 【解決手段】 狭スペースの配線間にコンタクトを開孔
する際に施すＲＩＥ加工のストップ層として、コンタク
トを開孔すべきポリシリコン上層に、予めシリコン窒化
膜を介してポリシリコン層を堆積させ、堆積させたポリ
シリコン層をストッパーとしてＲＩＥ加工を止めること
により、下層の配線であるポリシリコンに対し、セルフ
アラインでコンタクトを開孔し、コンタクト開孔後に、
コンタクト内にポリシリコンのプラグ９Ａ、９Ｂを形成
し、ついでストッパーとして用いたポリシリコン層を酸
化工程によってシリコン酸化膜１０とすることにより、
伝導膜から絶縁膜へと変質させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のコン
タクト開孔方法に関し、とりわけ高集積度半導体装置の
狭スペース配線間、例えば０．３μｍ以下の微細配線間
にコンタクトを開孔する方法に関するものである。
タクト開孔方法に関し、とりわけ高集積度半導体装置の
狭スペース配線間、例えば０．３μｍ以下の微細配線間
にコンタクトを開孔する方法に関するものである。
【０００２】
【発明が解決しようとする課題】近年、半導体装置は微
細化が進み、配線間隔が０．３μｍ程度まで微細化され
ている。こうした半導体装置の拡散層の引き出し電極で
あるプラグコンタクトは、従来一般的に、セルフアライ
ン法によるコンタクト開孔で形成されている。このよう
なセルフアライン法によるコンタクト開孔は、下層配線
の段差を利用して、配線間のほぼ中央にアラインレスで
コンタクトを開孔する。以下、図１４〜図１９に示され
た従来のセルフアラインコンタクトの開孔方法に基づい
て、従来技術の問題点を説明する。
細化が進み、配線間隔が０．３μｍ程度まで微細化され
ている。こうした半導体装置の拡散層の引き出し電極で
あるプラグコンタクトは、従来一般的に、セルフアライ
ン法によるコンタクト開孔で形成されている。このよう
なセルフアライン法によるコンタクト開孔は、下層配線
の段差を利用して、配線間のほぼ中央にアラインレスで
コンタクトを開孔する。以下、図１４〜図１９に示され
た従来のセルフアラインコンタクトの開孔方法に基づい
て、従来技術の問題点を説明する。
【０００３】図１４では、下層配線１がその上部のシリ
コン酸化膜２と共にパターニングされる。ここで下層配
線１は、タングステンシリサイド（ＷＳｉｘ）／ポリシ
リコン（Ｐｏｌｙ−Ｓｉ）の２層構造（ポリサイド）と
して図示されている。またシリコン酸化膜２はオフセッ
ト酸化膜と呼ばれるものである。
コン酸化膜２と共にパターニングされる。ここで下層配
線１は、タングステンシリサイド（ＷＳｉｘ）／ポリシ
リコン（Ｐｏｌｙ−Ｓｉ）の２層構造（ポリサイド）と
して図示されている。またシリコン酸化膜２はオフセッ
ト酸化膜と呼ばれるものである。
【０００４】図１５では、下層配線１とシリコン酸化膜
２を覆うサイドウオール３が堆積され、全面エッチバッ
クが施され、下層配線の上部及び側壁がシリコン酸化膜
で絶縁される。その上に、薄いシリコン酸化膜４と、シ
リコン窒化膜５が堆積される。シリコン窒化膜５は後の
コンタクト開孔時のストッパーになる。図では１０ｎｍ
程度の薄膜として示されている。
２を覆うサイドウオール３が堆積され、全面エッチバッ
クが施され、下層配線の上部及び側壁がシリコン酸化膜
で絶縁される。その上に、薄いシリコン酸化膜４と、シ
リコン窒化膜５が堆積される。シリコン窒化膜５は後の
コンタクト開孔時のストッパーになる。図では１０ｎｍ
程度の薄膜として示されている。
【０００５】図１７に示されるように、その後シリコン
酸化膜３０で全体が平坦化された後、レジスト３１でコ
ンタクトのパターニングが行われ、コンタクト開孔がな
される。下層配線のほぼ中央にセルフアラインでコンタ
クトが開孔されるために、ＲＩＥは一度、シリコン窒化
膜５に至った状態で止める必要がある。ところで、平坦
な部分のＲＩＥではシリコン窒化膜に１５程度の選択比
を有する条件で加工しても、図示されるような肩の部分
のシリコン窒化膜に対しては選択比が３程度まで低下
し、図中の矢印Ｗの部分のシリコン窒化膜５はＲＩＥの
途中で消滅することになる。
酸化膜３０で全体が平坦化された後、レジスト３１でコ
ンタクトのパターニングが行われ、コンタクト開孔がな
される。下層配線のほぼ中央にセルフアラインでコンタ
クトが開孔されるために、ＲＩＥは一度、シリコン窒化
膜５に至った状態で止める必要がある。ところで、平坦
な部分のＲＩＥではシリコン窒化膜に１５程度の選択比
を有する条件で加工しても、図示されるような肩の部分
のシリコン窒化膜に対しては選択比が３程度まで低下
し、図中の矢印Ｗの部分のシリコン窒化膜５はＲＩＥの
途中で消滅することになる。
【０００６】これを回避するためには、図１８のように
シリコン窒化膜５を厚膜化せざるを得ない。ところが下
層の配線間隔がわずかなため、ストッパーとなるはずの
シリコン窒化膜５は配線間の段差に埋まってしまい、図
中の矢印Ｙのように実効的な膜厚が厚くなり、下層の段
差形状を十分に反映できなくなるという不具合いが生じ
る。
シリコン窒化膜５を厚膜化せざるを得ない。ところが下
層の配線間隔がわずかなため、ストッパーとなるはずの
シリコン窒化膜５は配線間の段差に埋まってしまい、図
中の矢印Ｙのように実効的な膜厚が厚くなり、下層の段
差形状を十分に反映できなくなるという不具合いが生じ
る。
【０００７】このままコンタクトを開孔するためのＲＩ
Ｅを続けると、下層配線１が図のようにコンタクト３２
内に露出され、ショートすることになる。このように従
来の構成によれば、下層の段差形状に基づくコンタクト
が困難であり、これはシリコン窒化膜５の膜厚を変更し
ても解決できないという問題があった。
Ｅを続けると、下層配線１が図のようにコンタクト３２
内に露出され、ショートすることになる。このように従
来の構成によれば、下層の段差形状に基づくコンタクト
が困難であり、これはシリコン窒化膜５の膜厚を変更し
ても解決できないという問題があった。
【０００８】本発明は従来技術の前記のような課題や欠
点を解決するためなされたもので、その目的は微細化さ
れた半導体装置に対しセルフアラインによるコンタクト
開孔を可能にする方法を提供することにある。
点を解決するためなされたもので、その目的は微細化さ
れた半導体装置に対しセルフアラインによるコンタクト
開孔を可能にする方法を提供することにある。
【０００９】
【課題を解決するための手段】前記課題を解決するため
本発明に係る半導体装置のコンタクト開孔方法は、ポリ
シリコンなどによる狭スペースの配線間にコンタクトを
開孔する方法であって、コンタクトの開孔時に施すＲＩ
Ｅ加工のストップ層として、コンタクトを開孔すべきポ
リシリコン上層に、予めシリコン窒化膜を介してポリシ
リコン層を堆積させ、前記堆積させたポリシリコン層を
ストッパーとしてＲＩＥ加工を施し、前記予め堆積させ
たポリシリコン層でＲＩＥ加工を止めることにより、下
層の配線であるポリシリコンに対し、セルフアラインで
コンタクトを開孔し、コンタクト開孔後に、該コンタク
ト内にポリシリコンのプラグを形成し、ついでストッパ
ーとして用いた前記ポリシリコン層を酸化工程によって
シリコン酸化膜とすることにより、伝導膜から絶縁膜へ
と変質させることを特徴とする。
本発明に係る半導体装置のコンタクト開孔方法は、ポリ
シリコンなどによる狭スペースの配線間にコンタクトを
開孔する方法であって、コンタクトの開孔時に施すＲＩ
Ｅ加工のストップ層として、コンタクトを開孔すべきポ
リシリコン上層に、予めシリコン窒化膜を介してポリシ
リコン層を堆積させ、前記堆積させたポリシリコン層を
ストッパーとしてＲＩＥ加工を施し、前記予め堆積させ
たポリシリコン層でＲＩＥ加工を止めることにより、下
層の配線であるポリシリコンに対し、セルフアラインで
コンタクトを開孔し、コンタクト開孔後に、該コンタク
ト内にポリシリコンのプラグを形成し、ついでストッパ
ーとして用いた前記ポリシリコン層を酸化工程によって
シリコン酸化膜とすることにより、伝導膜から絶縁膜へ
と変質させることを特徴とする。
【００１０】あるいは前記において、コンタクト内にポ
リシリコンによるプラグ形成の後、前記ポリシリコン層
ストッパーを用いてウエットエッチにより、層間膜を除
去することを特徴とする。
リシリコンによるプラグ形成の後、前記ポリシリコン層
ストッパーを用いてウエットエッチにより、層間膜を除
去することを特徴とする。
【００１１】本発明に係る半導体装置のコンタクト開孔
方法によれば、ポリシリコンのストッパーによってコン
タクト開孔が制御されるから、狭スペースにおいても高
選択比で、かつ下層の段差をガイドとするセルフアライ
ンでコンタクト開孔がなされる。さらに、ストッパーと
して用いたポリシリコン層は酸化工程で酸化されるか
ら、絶縁膜であるシリコン酸化膜に変質される。
方法によれば、ポリシリコンのストッパーによってコン
タクト開孔が制御されるから、狭スペースにおいても高
選択比で、かつ下層の段差をガイドとするセルフアライ
ンでコンタクト開孔がなされる。さらに、ストッパーと
して用いたポリシリコン層は酸化工程で酸化されるか
ら、絶縁膜であるシリコン酸化膜に変質される。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態を添
付図面に基づいて説明する。図１は本発明に係る半導体
装置のコンタクト開孔方法の一実施形態が適用された半
導体装置のデバイス構造例を説明する図である。図１に
示されるように、本発明のコンタクト開孔技術はＤＲＡ
ＭメモリーセルＤのビットコンタクト（プラグコンタク
ト９Ａによる）及び記憶ノードコンタクト（プラグコン
タクト９Ｂによる）に適用されている。図中、プラグコ
ンタクト９Ａは層間平坦膜１１上のビット線２３とコン
タクトされ、またプラグコンタクト９Ｂは記憶ノード２
４あるいはプレート電極２５とコンタクトされ、キャパ
シタと導通している。各プラグコンタクト上側に形成さ
れ、下層配線を覆って位置するシリコン酸化膜１０は、
後述するポリシリコン層の酸化で形成されたものであ
る。
付図面に基づいて説明する。図１は本発明に係る半導体
装置のコンタクト開孔方法の一実施形態が適用された半
導体装置のデバイス構造例を説明する図である。図１に
示されるように、本発明のコンタクト開孔技術はＤＲＡ
ＭメモリーセルＤのビットコンタクト（プラグコンタク
ト９Ａによる）及び記憶ノードコンタクト（プラグコン
タクト９Ｂによる）に適用されている。図中、プラグコ
ンタクト９Ａは層間平坦膜１１上のビット線２３とコン
タクトされ、またプラグコンタクト９Ｂは記憶ノード２
４あるいはプレート電極２５とコンタクトされ、キャパ
シタと導通している。各プラグコンタクト上側に形成さ
れ、下層配線を覆って位置するシリコン酸化膜１０は、
後述するポリシリコン層の酸化で形成されたものであ
る。
【００１３】本図の構成では後述する再コンタクトパタ
ーニング法が適用されている。このように本発明では、
段差部分でも選択比の十分高い（〜１５）ポリシリコン
層をストッパーに用い、コンタクト開孔後にこの伝導性
のポリシリコン層を酸化して絶縁膜とする。
ーニング法が適用されている。このように本発明では、
段差部分でも選択比の十分高い（〜１５）ポリシリコン
層をストッパーに用い、コンタクト開孔後にこの伝導性
のポリシリコン層を酸化して絶縁膜とする。
【００１４】つぎに、図２〜図１３に基づいて、本発明
に係る半導体装置のコンタクト開孔方法の具体的なプロ
セスを説明する。図２に示されるように、前記の従来技
術と同様に、下層配線１をオフセット酸化膜２と同時に
パターニングする。下層配線１は複合膜であるポリサイ
ドで図示している。膜厚は２００〜３００ｎｍ程度であ
る。オフセット酸化膜２はＣＶＤによるシリコン酸化膜
で、１５０〜３００ｎｍ程度となる。
に係る半導体装置のコンタクト開孔方法の具体的なプロ
セスを説明する。図２に示されるように、前記の従来技
術と同様に、下層配線１をオフセット酸化膜２と同時に
パターニングする。下層配線１は複合膜であるポリサイ
ドで図示している。膜厚は２００〜３００ｎｍ程度であ
る。オフセット酸化膜２はＣＶＤによるシリコン酸化膜
で、１５０〜３００ｎｍ程度となる。
【００１５】図３において、これも従来技術と同様に、
サイドウオール３を形成する。サイドウオール３はＣＶ
Ｄによるシリコン酸化膜を全面ＲＩＥ加工して得られ、
下層配線１の側壁におよそ１００ｎｍの膜厚が残るよう
に配置する。
サイドウオール３を形成する。サイドウオール３はＣＶ
Ｄによるシリコン酸化膜を全面ＲＩＥ加工して得られ、
下層配線１の側壁におよそ１００ｎｍの膜厚が残るよう
に配置する。
【００１６】その後、図４に示されるように、薄膜のシ
リコン酸化膜４及びシリコン窒化膜５を堆積する。シリ
コン酸化膜４はシリコン窒化膜５が基板にじか付けする
のを防ぐ目的で、減圧ＴＥＯＳ ＣＶＤによって１０〜
２０ｎｍ程度の薄膜とする。また、シリコン窒化膜５は
従来技術におけるようなＲＩＥストッパーに用いるので
はなく、この後に用いるストッパーのポリシリコン層を
除去する際の酸化抑制膜として作用する。シリコン窒化
膜は優れた耐酸化性を具備するから、減圧ＣＶＤ法によ
る１０ｎｍあるいはそれ以下の極く薄膜で十分機能す
る。
リコン酸化膜４及びシリコン窒化膜５を堆積する。シリ
コン酸化膜４はシリコン窒化膜５が基板にじか付けする
のを防ぐ目的で、減圧ＴＥＯＳ ＣＶＤによって１０〜
２０ｎｍ程度の薄膜とする。また、シリコン窒化膜５は
従来技術におけるようなＲＩＥストッパーに用いるので
はなく、この後に用いるストッパーのポリシリコン層を
除去する際の酸化抑制膜として作用する。シリコン窒化
膜は優れた耐酸化性を具備するから、減圧ＣＶＤ法によ
る１０ｎｍあるいはそれ以下の極く薄膜で十分機能す
る。
【００１７】図５において、ストッパーとなるポリシリ
コン層６を堆積する。これはコンタクト開孔時のストッ
パーとなるが、段差部分でも高選択比を確保することが
できるので１０ｎｍ程度で差しつかえない。このポリシ
リコン層６はコンタクト形成後に酸化工程によって変質
させるが、デバイスへの熱処理の効率から、酸化速度が
速い、燐のドープトポリシリコンでも差しつかえない。
コン層６を堆積する。これはコンタクト開孔時のストッ
パーとなるが、段差部分でも高選択比を確保することが
できるので１０ｎｍ程度で差しつかえない。このポリシ
リコン層６はコンタクト形成後に酸化工程によって変質
させるが、デバイスへの熱処理の効率から、酸化速度が
速い、燐のドープトポリシリコンでも差しつかえない。
【００１８】この後、層間平坦膜７を堆積する。この層
間平坦膜７は後のウエットエッチで取り去ってしまうの
で、コンタクト形成に必要なだけの平坦性で十分であ
る。また、デバイスへの熱処理低減の効果を狙って、Ｂ
ＰＳＧリフロー法によるものではなく、Ｏ３ ＮＳＧ
ＣＶＤの自己平坦性を利用するのが望ましい。膜厚はポ
リシリコン６の最上部から１００〜３００ｎｍ程度とな
るように堆積する。
間平坦膜７は後のウエットエッチで取り去ってしまうの
で、コンタクト形成に必要なだけの平坦性で十分であ
る。また、デバイスへの熱処理低減の効果を狙って、Ｂ
ＰＳＧリフロー法によるものではなく、Ｏ３ ＮＳＧ
ＣＶＤの自己平坦性を利用するのが望ましい。膜厚はポ
リシリコン６の最上部から１００〜３００ｎｍ程度とな
るように堆積する。
【００１９】図６では、コンタクト８をレジストパター
ニング及びＲＩＥによって開孔する。この時、前記のポ
リシリコン層６をストッパーとして止めて、下層配線の
段差形状を再現する。図７においてコンタクトＲＩＥ加
工を続行し、ポリシリコン層６及び下層のシリコン酸化
膜４を除去して基板へのコンタクトを開孔する。ポリシ
リコン層６のＲＩＥは下層のシリコン窒化膜で高選択比
（〜１００）ＲＩＥ加工が可能であり、従来技術のよう
なシリコン酸化膜とシリコン窒化膜との選択比を考慮す
る必要はない。コンタクト内部には、燐のドープトポリ
シリコンによるプラグコンタクト９を形成させる。
ニング及びＲＩＥによって開孔する。この時、前記のポ
リシリコン層６をストッパーとして止めて、下層配線の
段差形状を再現する。図７においてコンタクトＲＩＥ加
工を続行し、ポリシリコン層６及び下層のシリコン酸化
膜４を除去して基板へのコンタクトを開孔する。ポリシ
リコン層６のＲＩＥは下層のシリコン窒化膜で高選択比
（〜１００）ＲＩＥ加工が可能であり、従来技術のよう
なシリコン酸化膜とシリコン窒化膜との選択比を考慮す
る必要はない。コンタクト内部には、燐のドープトポリ
シリコンによるプラグコンタクト９を形成させる。
【００２０】図８において、全面に沸酸による前面ウエ
ットエッチをかけて層間平坦膜７を除去する。この際先
のポリシリコンプラグ９及びポリシリコン膜５がウエッ
トエッチのストッパーとなる。
ットエッチをかけて層間平坦膜７を除去する。この際先
のポリシリコンプラグ９及びポリシリコン膜５がウエッ
トエッチのストッパーとなる。
【００２１】コンタクト部のポリシリコンプラグ９以外
のポリシリコン層６は電気伝導性の膜であるから、取り
除く必要がある。ところが下層配線の段差の上部に堆積
しているので通常のＲＩＥで取り除くことは難しい。そ
こで図９において、シリコンの酸化工程を利用してポリ
シリコン層６を絶縁膜であるシリコン酸化膜１０へと変
質させる。酸化はポロシリコン層６の膜厚にもよるが、
摂氏８５０度のパイロ酸化で１５〜４５分程度である。
シリコンの酸化技術は等方性で、且つ膜厚の制御性にも
優れている。ポリシリコンプラグ９の表面の同じだけ酸
化されるが問題はない。また、酸化時は前述のシリコン
窒化膜５があるので下層配線及び基板の酸化は抑制され
る。
のポリシリコン層６は電気伝導性の膜であるから、取り
除く必要がある。ところが下層配線の段差の上部に堆積
しているので通常のＲＩＥで取り除くことは難しい。そ
こで図９において、シリコンの酸化工程を利用してポリ
シリコン層６を絶縁膜であるシリコン酸化膜１０へと変
質させる。酸化はポロシリコン層６の膜厚にもよるが、
摂氏８５０度のパイロ酸化で１５〜４５分程度である。
シリコンの酸化技術は等方性で、且つ膜厚の制御性にも
優れている。ポリシリコンプラグ９の表面の同じだけ酸
化されるが問題はない。また、酸化時は前述のシリコン
窒化膜５があるので下層配線及び基板の酸化は抑制され
る。
【００２２】図１０において、再び層間平坦膜１１で平
坦化を行う。この膜は層間絶縁膜としてデバイスプロセ
ス上将来的に残るので、ＢＰＳＧリフロー法を適用する
か、もしくはＣＭＰ技術（化学的機械的研磨）などを用
いるのが望ましい。
坦化を行う。この膜は層間絶縁膜としてデバイスプロセ
ス上将来的に残るので、ＢＰＳＧリフロー法を適用する
か、もしくはＣＭＰ技術（化学的機械的研磨）などを用
いるのが望ましい。
【００２３】この後は２通りの方法が考えられる。全面
エッチバックして、先に形成したポリプラグ９の上部の
みを露出させる（図１１）。露出したポロシリコン９上
にそのまま上層配線１２を形成する。上層配線１２は下
層配線と同様、２層のポリサイド構造で図示している
（図１２）。
エッチバックして、先に形成したポリプラグ９の上部の
みを露出させる（図１１）。露出したポロシリコン９上
にそのまま上層配線１２を形成する。上層配線１２は下
層配線と同様、２層のポリサイド構造で図示している
（図１２）。
【００２４】または、図１０の状態から再びコンタクト
のパターニングを行い、ポリシリコンプラグ９にコンタ
クトを取る分だけＲＩＥを行い、上層配線１２を加工す
る方法も可能である（図１３）。このコンタクト形成技
術の適用範囲は、下層配線のサイドウオール３を片側
０．１μｍ（１００ｎｍ）、シリコン酸化膜４を０．０
１μｍ（１０ｎｍ）、シリコン窒化膜５を０．０１μ
（１０ｎｍ）、ストッパーのポリシリコン層６を多少厚
めに０．０２μｍ（２０ｎｍ）としても、このポリシリ
コン層６がＣＶＤで埋まらないようにするためには、下
層配線１のスペースは、サイドウオール３と、シリコン
酸化膜４と、シリコン窒化膜５と、ポリシリコン層６の
各々を２倍した和、すなわち０．１Ｘ２＋０．０１Ｘ２
＋０．０１Ｘ２＋０．０２Ｘ２＝０．２８μｍ以上あれ
ば良く、０．３μｍ以下の配線スペースでも、下層の段
差を利用してセルフアラインでコンタクトを開孔するこ
とができる。
のパターニングを行い、ポリシリコンプラグ９にコンタ
クトを取る分だけＲＩＥを行い、上層配線１２を加工す
る方法も可能である（図１３）。このコンタクト形成技
術の適用範囲は、下層配線のサイドウオール３を片側
０．１μｍ（１００ｎｍ）、シリコン酸化膜４を０．０
１μｍ（１０ｎｍ）、シリコン窒化膜５を０．０１μ
（１０ｎｍ）、ストッパーのポリシリコン層６を多少厚
めに０．０２μｍ（２０ｎｍ）としても、このポリシリ
コン層６がＣＶＤで埋まらないようにするためには、下
層配線１のスペースは、サイドウオール３と、シリコン
酸化膜４と、シリコン窒化膜５と、ポリシリコン層６の
各々を２倍した和、すなわち０．１Ｘ２＋０．０１Ｘ２
＋０．０１Ｘ２＋０．０２Ｘ２＝０．２８μｍ以上あれ
ば良く、０．３μｍ以下の配線スペースでも、下層の段
差を利用してセルフアラインでコンタクトを開孔するこ
とができる。
【００２５】このように、本発明ではポリシリコン層を
ストッパーとして開孔加工を施すものであるから、前記
のようなシリコン窒化膜高選択比（段差部で１５以上）
などの新規技術を必要としない。また、ポリシリコンプ
ラグは、拡散層の引き出し電極として形成されるもので
あるから、後プロセスにおけるコンタクトパターニング
時のアライメントマージンを拡大するためにも、最初の
コンタクトパターニングつまり、図６に相当する工程
は、各コンタクトが電気的にショートしない程度に大き
く開孔加工することが望ましい。
ストッパーとして開孔加工を施すものであるから、前記
のようなシリコン窒化膜高選択比（段差部で１５以上）
などの新規技術を必要としない。また、ポリシリコンプ
ラグは、拡散層の引き出し電極として形成されるもので
あるから、後プロセスにおけるコンタクトパターニング
時のアライメントマージンを拡大するためにも、最初の
コンタクトパターニングつまり、図６に相当する工程
は、各コンタクトが電気的にショートしない程度に大き
く開孔加工することが望ましい。
【００２６】
【発明の効果】以上説明した様に、本発明に係る半導体
装置のコンタクト開孔方法は、微細配線間にコンタクト
を開孔しようとする場合、層間平坦化後にコンタクト開
孔をポリシリコンストッパーで行う構成であるから、高
選択比且つセルフアラインでコンタクト開孔が可能とな
る。さらにストッパーとして用いたポリシリコン層は酸
化工程で絶縁膜であるシリコン酸化膜に変質させる構成
であるから、電気的短絡などの不都合が発生することが
ない。この結果、配線間隔（スペース）が例えば０．３
μｍ以下の微細配線間に制御性良く、しかもセルフアラ
インでコンタクトを開孔することができるという利点が
あり、とりわけ２５６Ｍ以降の世代のＤＲＡＭメモリー
セル内のコンタクト形成に整合性が良いという特徴を有
する。
装置のコンタクト開孔方法は、微細配線間にコンタクト
を開孔しようとする場合、層間平坦化後にコンタクト開
孔をポリシリコンストッパーで行う構成であるから、高
選択比且つセルフアラインでコンタクト開孔が可能とな
る。さらにストッパーとして用いたポリシリコン層は酸
化工程で絶縁膜であるシリコン酸化膜に変質させる構成
であるから、電気的短絡などの不都合が発生することが
ない。この結果、配線間隔（スペース）が例えば０．３
μｍ以下の微細配線間に制御性良く、しかもセルフアラ
インでコンタクトを開孔することができるという利点が
あり、とりわけ２５６Ｍ以降の世代のＤＲＡＭメモリー
セル内のコンタクト形成に整合性が良いという特徴を有
する。
【図１】本発明に係る半導体装置のコンタクト開孔方法
の一実施形態が適用された半導体装置のデバイス構造を
説明する図である。
の一実施形態が適用された半導体装置のデバイス構造を
説明する図である。
【図２】本発明に係る半導体装置のコンタクト開孔方法
のプロセスを説明する模式図である。
のプロセスを説明する模式図である。
【図３】本発明に係る半導体装置のコンタクト開孔方法
のプロセスを説明する模式図である。
のプロセスを説明する模式図である。
【図４】本発明に係る半導体装置のコンタクト開孔方法
のプロセスを説明する模式図である。
のプロセスを説明する模式図である。
【図５】本発明に係る半導体装置のコンタクト開孔方法
のプロセスを説明する模式図である。
のプロセスを説明する模式図である。
【図６】本発明に係る半導体装置のコンタクト開孔方法
のプロセスを説明する模式図である。
のプロセスを説明する模式図である。
【図７】本発明に係る半導体装置のコンタクト開孔方法
のプロセスを説明する模式図である。
のプロセスを説明する模式図である。
【図８】本発明に係る半導体装置のコンタクト開孔方法
のプロセスを説明する模式図である。
のプロセスを説明する模式図である。
【図９】本発明に係る半導体装置のコンタクト開孔方法
のプロセスを説明する模式図である。
のプロセスを説明する模式図である。
【図１０】本発明に係る半導体装置のコンタクト開孔方
法のプロセスを説明する模式図である。
法のプロセスを説明する模式図である。
【図１１】本発明に係る半導体装置のコンタクト開孔方
法のプロセスを説明する模式図である。
法のプロセスを説明する模式図である。
【図１２】本発明に係る半導体装置のコンタクト開孔方
法のプロセスを説明する模式図である。
法のプロセスを説明する模式図である。
【図１３】本発明に係る半導体装置のコンタクト開孔方
法のプロセスを説明する模式図である。
法のプロセスを説明する模式図である。
【図１４】従来の半導体装置のコンタクト開孔方法のプ
ロセスを説明する模式図である。
ロセスを説明する模式図である。
【図１５】従来の半導体装置のコンタクト開孔方法のプ
ロセスを説明する模式図である。
ロセスを説明する模式図である。
【図１６】従来の半導体装置のコンタクト開孔方法のプ
ロセスを説明する模式図である。
ロセスを説明する模式図である。
【図１７】従来の半導体装置のコンタクト開孔方法のプ
ロセスを説明する模式図である。
ロセスを説明する模式図である。
【図１８】従来の半導体装置のコンタクト開孔方法のプ
ロセスを説明する模式図である。
ロセスを説明する模式図である。
【図１９】従来の半導体装置のコンタクト開孔方法のプ
ロセスを説明する模式図である。
ロセスを説明する模式図である。
Ｄ……ＤＲＡＭメモリセル、９Ａ、９Ｂ……プラグコン
タクト、１０……シリコン酸化膜、１１……層間平坦
膜、２１……フィールド酸化膜、２２Ａ、２２Ｂ……ゲ
ート電極（ワード線）、２３……ビット線、２４……記
憶ノード、２５……プレート電極。
タクト、１０……シリコン酸化膜、１１……層間平坦
膜、２１……フィールド酸化膜、２２Ａ、２２Ｂ……ゲ
ート電極（ワード線）、２３……ビット線、２４……記
憶ノード、２５……プレート電極。
Claims (2)
- 【請求項１】 ポリシリコンなどによる狭スペースの
配線間にコンタクトを開孔する方法であって、 コンタクトの開孔時に施すＲＩＥ加工のストップ層とし
て、コンタクトを開孔すべきポリシリコン上層に、予め
シリコン窒化膜を介してポリシリコン層を堆積させ、前
記堆積させたポリシリコン層をストッパーとしてＲＩＥ
加工を施し、 前記予め堆積させたポリシリコン層でＲＩＥ加工を止め
ることにより、下層の配線であるポリシリコンに対し、
セルフアラインでコンタクトを開孔し、 コンタクト開孔後に、該コンタクト内にポリシリコンの
プラグを形成し、ついでストッパーとして用いた前記ポ
リシリコン層を酸化工程によってシリコン酸化膜とする
ことにより、伝導膜から絶縁膜へと変質させることを特
徴とする半導体装置のコンタクト開孔方法。 - 【請求項２】 前記において、コンタクト内にポリシリ
コンによるプラグ形成の後、前記ポリシリコン層ストッ
パーを用いてウエットエッチにより、層間膜を除去する
ことを特徴とする請求項１記載の半導体装置のコンタク
ト開孔方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8028216A JPH09223735A (ja) | 1996-02-15 | 1996-02-15 | 半導体装置のコンタクト開孔方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8028216A JPH09223735A (ja) | 1996-02-15 | 1996-02-15 | 半導体装置のコンタクト開孔方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09223735A true JPH09223735A (ja) | 1997-08-26 |
Family
ID=12242445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8028216A Pending JPH09223735A (ja) | 1996-02-15 | 1996-02-15 | 半導体装置のコンタクト開孔方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09223735A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003020633A1 (fr) * | 2001-08-30 | 2003-03-13 | Sumitomo Heavy Industries, Ltd. | Microdispositif et son procede de fabrication |
| JP2006013506A (ja) * | 2004-06-22 | 2006-01-12 | Samsung Electronics Co Ltd | シリコンゲルマニウム犠牲層を用いた半導体素子の微細パターンの形成方法及びそのパターンの形成方法を用いた自己整列コンタクトの形成方法 |
| JP2006121038A (ja) * | 2004-10-21 | 2006-05-11 | Hynix Semiconductor Inc | 半導体メモリ素子の金属配線形成方法 |
-
1996
- 1996-02-15 JP JP8028216A patent/JPH09223735A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003020633A1 (fr) * | 2001-08-30 | 2003-03-13 | Sumitomo Heavy Industries, Ltd. | Microdispositif et son procede de fabrication |
| JP2006013506A (ja) * | 2004-06-22 | 2006-01-12 | Samsung Electronics Co Ltd | シリコンゲルマニウム犠牲層を用いた半導体素子の微細パターンの形成方法及びそのパターンの形成方法を用いた自己整列コンタクトの形成方法 |
| JP2006121038A (ja) * | 2004-10-21 | 2006-05-11 | Hynix Semiconductor Inc | 半導体メモリ素子の金属配線形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6204161B1 (en) | Self aligned contact pad in a semiconductor device and method for forming the same | |
| US6897109B2 (en) | Methods of manufacturing integrated circuit devices having contact holes using multiple insulating layers | |
| US6091154A (en) | Semiconductor device with self-aligned contact and manufacturing method thereof | |
| US5663092A (en) | Methods of fabricating a transistor cell with a high aspect ratio buried contact | |
| US6268252B1 (en) | Method of forming self-aligned contact pads on electrically conductive lines | |
| JPH0917978A (ja) | 高集積ｄｒａｍ素子及びその製造方法 | |
| US7358576B2 (en) | Word line structure with single-sided partially recessed gate structure | |
| JPH06224388A (ja) | 半導体メモリ装置の製造方法 | |
| US20020024093A1 (en) | Semiconductor device with self-aligned contact structure employing dual spacers and method of manufacturing the same | |
| TW439202B (en) | Method for forming a self aligned contact in a semiconductor device | |
| US6255224B1 (en) | Method of forming contact for semiconductor device | |
| US5858833A (en) | Methods for manufacturing integrated circuit memory devices including trench buried bit lines | |
| US20080003800A1 (en) | Method for fabricating semiconductor device | |
| JP2865155B2 (ja) | 半導体装置およびその製造方法 | |
| JP4771607B2 (ja) | 半導体装置及びその製造方法 | |
| JP4694120B2 (ja) | ダマシーン工程を利用した半導体装置及びその製造方法 | |
| JP2002280452A (ja) | 効果的に短絡を防止できる集積回路装置およびその製造方法 | |
| JP3638711B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0964179A (ja) | 半導体装置およびその製造方法 | |
| JP3227485B2 (ja) | 半導体メモリ素子の製造方法 | |
| US6200849B1 (en) | Methods of fabricating conductive contacts for integrated circuit memory devices using first and second dielectric layers and first and second conductive layers | |
| JPH09223735A (ja) | 半導体装置のコンタクト開孔方法 | |
| US7109543B2 (en) | Semiconductor device having trench capacitor and method for fabricating the same | |
| JP2002083881A (ja) | 半導体装置及びその製造方法 | |
| JP2000150829A (ja) | 半導体装置及びその製造方法 |