JPH1168067A

JPH1168067A - 半導体装置の製造方法

Info

Publication number: JPH1168067A
Application number: JP9228169A
Authority: JP
Inventors: Nobuo Ozawa; 信男小澤
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-08-25
Filing date: 1997-08-25
Publication date: 1999-03-09

Abstract

(57)【要約】【課題】製造工程を簡略にして、しかも素子の集積度
を向上できる半導体装置の製造方法を提供する。【解決手段】層間絶縁膜１５上にレジストパターン１
６を形成し、これをマスクに層間絶縁膜１５をエッチン
グしてコンタクトホール１７を形成する第１工程と、コ
ンタクトホール１７を含む層間絶縁膜１５上にポリシリ
コン膜を堆積させ、このポリシリコン膜をコンタクトホ
ール１７内のみに埋め込みポリシリコン１８として残す
ようにエッチングする第２工程と、下層のワード線１３
と後に形成されるプレート電極２１との間での電気的絶
縁性が保たれる厚さで層間絶縁膜１５を残すように、層
間絶縁膜１５を埋め込みポリシリコン１８に対して選択
的にエッチングする第３工程とを順次施す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の製
造方法に係り、特にキャパシタを有するメモリセルにお
いて、そのキャパシタのストレージ電極と半導体基板と
を接続するコンタク卜構造及びストレージ電極自体の構
造を改良した半導体装置の製造方法に関する。

【０００２】

【従来の技術】半導体記憶素子の一種であるダイナミッ
ク・ランダムアクセスメモリ（ＤＲＡＭ）では、容量に
蓄えられた電荷の有無によって情報の記憶が行われる。
同じ蓄積容量であっても、その面積をできるだけ小さく
する工夫が種々に行われているが、そのようなメモリセ
ルの構造の１つに、図９に示すようなスタックトキャパ
シタセル（stacked capacitor cell）がある。これは、
３層多結晶シリコン技術を使用して選択トランジスタや
ビット線、あるいは分離領域の上に蓄積容量を形成する
ことにより、メモリセルの面積を小さくするものであ
る。

【０００３】図９において、１０はシリコン（Ｓｉ）基
板、１１はフィールド酸化膜、１２はゲート酸化膜、１
３は多結晶シリコン（ポリシリコン）によるワード線、
１４はスイッチングトランジスタのエミッタ、コレクタ
領域を構成する不純物拡散層、１５は層間絶縁膜、１９
はメモリセルのキャパシタを構成するストレージ電極、
２０はキャパシタ誘電体膜、２１はキャパシタのプレー
ト電極である。ここで、層間絶縁膜１５上に形成された
ストレージ電極１９は、コンタクトホールを介してスイ
ッチングトランジスタの一方領域に接続され、さらにス
イッチングトランジスタの他方領域が図示しないビット
線に接続されている。

【０００４】このメモリセルでは、キャパシタ誘電体膜
２０に蓄積された電荷の有無に応じて“１”と“０”の
ビット情報が記録され、スイッチングトランジスタをオ
ン、オフ制御することによって、ビット情報の読み出
し、書き込み、及び記憶保持などの動作が行われる。

【０００５】図１０は、図９のスタックトキャパシタセ
ルにおけるコンタクトホール及びストレージ電極１９の
製造工程を示す断面説明図である。

【０００６】図１０（ａ）では、Ｓｉ基板１０に能動領
域を確定するようにＬＯＣＯＳ（local oxidation of s
ilicon）法等により、フィールド酸化膜１１を選択的に
形成した後、ゲート酸化膜１２を形成する。次にワード
線１３を加工後、能動領域に不純物拡散層１４を作り、
層間絶縁膜１５を堆積させ、この層間絶縁膜１５上にフ
ォトリソグラフィによりレジストホールパターン（レジ
ストパターン）１６を形成する。

【０００７】同図（ｂ）では、このレジストパターン１
６をマスクにして層間絶縁膜１５をドライエッチング
し、その後レジストを除去することで層間絶縁膜１５に
コンタクトホール１７を形成する。

【０００８】同図（ｃ）では、既に能動領域に形成され
ているスイッチングトランジスタと接続するように、ポ
リシリコン膜２２を堆積してコンタクトホール１７内に
埋め込む。

【０００９】同図（ｄ）では、ポリシリコン膜２２の残
しパターンに対応するレジスト３１を、フォトリソグラ
フィによりストレージ電極パターンとして形成する。

【００１０】同図（ｅ）では、ストレージ電極パターン
のレジスト３１をマスクにして、ポリシリコン膜２２を
ドライエッチングした後、レジストパターンを除去して
ポリシリコン膜からなるキャパシタのストレージ電極１
９を形成する。

【００１１】同図（ｆ）では、ストレージ電極１９上に
キャパシタ誘電体膜２０を形成し、キャパシタ誘電体膜
２０を覆うようにポリシリコン膜によってキャパシタの
プレート電極２１を形成することでキャパシ夕セルを完
成させる。

【００１２】

【発明が解決しようとする課題】以上に説明した従来の
半導体記憶素子の製造方法では、ストレージ電極１９と
スイッチングトランジスタを結ぶためのコンタクトホー
ル１７を形成する工程（図１０（ａ））、及びストレー
ジ電極１９の形成工程（図１０（ｄ））において、それ
ぞれフォトリソグラフィ及びエッチングの技術が使用さ
れ、それぞれの膜種毎にガス等の条件を変更しているた
めに、工程が極めて繁雑になる。

【００１３】また、ストレージ電極１９のフォトリソグ
ラフィにおいては、コンタクトホール１７に対して合わ
せ余裕をとる必要があり、この合わせ余裕が半導体記憶
素子の微細化の阻害要因になっていた。

【００１４】この発明は、上述のような課題を解決する
ためになされたもので、製造工程を簡略にして、しかも
素子の集積度を向上できる半導体装置の製造方法を提供
することを目的にしている。

【００１５】

【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、スイッチングトランジスタを形成した
半導体基板上に層間絶縁膜を形成し、スイッチングトラ
ンジスタの活性領域に達するコンタクトホールを形成
し、このコンタクトホールにストレージ電極を形成して
なる半導体装置の製造方法において、層間絶縁膜上にレ
ジストパターンを形成し、これをマスクに層間絶縁膜を
エッチングしてコンタクトホールを形成する第１工程
と、コンタクトホールを含む層間絶縁膜上にポリシリコ
ン膜を堆積して、このポリシリコン膜をコンタクトホー
ル内のみに埋め込みポリシリコンとして残すようにエッ
チングする第２工程と、下層のワード線と後に形成され
るプレート電極との間での電気的絶縁性が保たれる厚さ
で層間絶縁膜を残すように、層間絶縁膜を埋め込みポリ
シリコンに対して選択的にエッチングする第３工程とを
備えたことを特徴とする。

【００１６】この発明に係る半導体装置の製造方法は、
スイッチングトランジスタを形成した半導体基板上に層
間絶縁膜を形成し、スイッチングトランジスタの活性領
域に達するコンタクトホールを形成し、このコンタクト
ホールにストレージ電極を形成してなる半導体装置の製
造方法において、層間絶縁膜上にレジストパターンを形
成し、これをマスクに層間絶縁膜をエッチングして第１
の開口を形成する第１工程と、第１の開口を含む層間絶
縁膜上にポリシリコン膜を堆積して、このポリシリコン
膜を第１の開口の内周壁面にのみサイドウォールポリシ
リコンとして残すようにエッチングする第２工程と、層
間絶縁膜をサイドウォールポリシリコンに対して選択的
にエッチングしてコンタクトホールとなる第２の開口を
形成する第３工程と、層間絶縁膜上に第２の開口内を埋
め尽くす程度までポリシリコンを充填するようにポリシ
リコン膜を堆積する第４工程と、ポリシリコン膜をその
膜厚分だけ異方性エッチングしてストレージ電極を形成
する第５工程とを備えたことを特徴とする。

【００１７】また、この発明に係る半導体装置の製造方
法は、スイッチングトランジスタを形成した半導体基板
上に第１の層間絶縁膜を形成し、スイッチングトランジ
スタの活性領域に達するコンタクトホールを形成し、こ
のコンタクトホールにストレージ電極を形成してなる半
導体装置の製造方法において、第１の層間絶縁膜上にシ
リコン窒化膜と第２の層間絶縁膜とを順次堆積する第１
工程と、第２の層間絶縁膜上にレジストパターンを形成
し、これをマスクに第２の層間絶縁膜とシリコン窒化膜
と第１の層間絶縁膜をドライエッチングしてコンタクト
ホールとなる第１の開口を形成する第２工程と、コンタ
クトホールを含む第２の層間絶縁膜上にポリシリコン膜
を堆積して、このポリシリコン膜をコンタクトホール内
のみに埋め込みポリシリコンとして残すようにエッチン
グする第３工程と、第２の層間絶縁膜上のレジストパタ
ーンとして埋め込みポリシリコンを含む領域にストレー
ジ電極の抜きパターンを形成し、これをマスクに第２の
層間絶縁膜をシリコン窒化膜に対して選択的にドライエ
ッチングして第２の開口を形成する第４工程と、第２の
開口を含む第２の層間絶縁膜上にポリシリコン膜とシリ
コン酸化膜とを順次に堆積させる第５工程と、シリコン
酸化膜及びポリシリコン膜を順次にジャストエッチング
する第６工程と、シリコン酸化膜及び第２の層間絶縁膜
をそれぞれ除去してストレージ電極を形成する第７工程
とを備えたことを特徴とする。

【００１８】さらに、この発明に係る半導体装置の製造
方法は、層間絶縁膜に形成されたコンタクトホールある
いはヴィアホールを介して下層の第１配線を上層の第２
配線と接続するようにプラグを形成してなる半導体装置
の製造方法において、プラグの上面に対して層間絶縁膜
の上面高さを低くするようにエッチングした後、第２配
線を形成することによって、プラグの上面とともに側壁
部でも第２配線と接触するように構成したことを特徴と
する。

【００１９】

【発明の実施の形態】この発明に係る半導体装置の製造
方法は、半導体記憶素子、例えばＤＲＡＭセルに適用で
きる。以下では、添付した図面を参照して、この発明の
実施の形態を説明する。

【００２０】第１の実施の形態．図１は、第１の実施の
形態に係る半導体装置の製造工程を説明するために一部
破断して示す断面図である。なお、以下の説明にあたっ
て、図１０に示す従来装置と対応する部分には同一の符
号を付している。

【００２１】図１（ａ）に示すように、Ｓｉ基板１０に
能動領域を確定するために、ＬＯＣＯＳ法等により、フ
ィールド酸化膜１１を選択的に形成し、ゲート酸化膜１
２を形成する。次に、ワード線１３を加工後、能動領域
に不純物拡散層１４を作り、層間絶縁膜１５として、例
えばΒＰＳＧ（boron-phospho silicate glass）膜を１
[μｍ]の厚さに堆積する。

【００２２】つぎに、図１（ｂ）では、層間絶縁膜１５
上にレジストホールパターン（レジストパターン）１６
を、例えばフォトリソグラフィにより、０．４[μｍ]径
に形成する。

【００２３】そして図１（ｃ）に示すように、層間絶縁
膜をドライエッチングし、さらにレジストを除去するこ
とによりに、コンタクトホール１７を形成する。

【００２４】つぎに、図１（ｄ）では、コンタクトホー
ル１７内を埋め尽くす程度までポリシリコンが充填され
るように、例えば膜厚２５００[Å]のポリシリコン膜を
減圧（ＬＰ）ＣＶＤ法により堆積させ、その後、層間絶
縁膜１５上面に対して、リセスが少なくなるように（例
えばリセス量３００[Å]以内）このポリシリコン膜をエ
ッチングし、コンタクトホール１７内に埋め込みポリシ
リコン１８を形成する。ここでエッチングには、例えば
電子サイクロトロン共鳴（ＥＣＲ）プラズマエッチング
装置を使用して、マイクロ波パワ−４００[Ｗ]、コイル
電流（上段／下段）２０／５[Å]、高周波（ＲＦ）パワ
−２０[Ｗ]、Ｃｌ₂ の流量１００[sccm]（standard cm³
/min;基準の温度、圧力で測定された分毎の体積）、ガ
ス圧５[ｍTorr]の条件で行う。エッチング終点は、２８
７[nm]のＳｉＣｌの発光強度変化で判定する。

【００２５】つぎに、図１（ｅ）では、埋め込みポリシ
リコン１８に対して選択的に層間絶縁膜１５がエッチン
グされる条件で、層間絶縁膜１５をエッチングする。こ
のエッチングには、例えばリアクティブエッチング（Ｒ
ＩＥ）装置を使用して、圧力５００[ｍTorr]、ＣＨＦ₃
／ＣＦ₄ ／Ａｒ＝２０／１５／４００［sccm］、ＲＦパ
ワ−３００[Ｗ]、選択比（層間絶縁膜／ポリシリコン）
約２０の条件の下で、例えば層間絶縁膜１５を２０００
[Å]程度の厚さでエッチングする。この結果、層間絶縁
膜１５内に配置されている下層のワード線１３と後に形
成されるセルプレート電極との間の電気的絶縁性が保た
れる程度の厚さで層間絶縁膜１５が残され、ストレージ
電極１９１が形成される。

【００２６】その後、図１（ｆ）に示すように、このス
トレージ電極１９１を覆うようにキャパシタ誘電体膜２
０を形成し、キャパシタ誘電体膜２０を覆うようにポリ
シリコン膜によるキャパシタのプレート電極２１を形成
することでキャパシタが完成する。

【００２７】以上説明したように、第１の実施の形態に
係る半導体装置の製造方法は、層間絶縁膜１５上にレジ
ストパターン１６を形成し、これをマスクに層間絶縁膜
１５をエッチングしてコンタクトホール１７を形成する
第１工程と、コンタクトホール１７を含む層間絶縁膜１
５上にポリシリコン膜を堆積させ、このポリシリコン膜
をコンタクトホール１７内のみに埋め込みポリシリコン
１８として残すようにエッチングする第２工程と、下層
のワード線１３と後に形成されるプレート電極２１との
間での電気的絶縁性が保たれる厚さで層間絶縁膜１５を
残すように、層間絶縁膜１５を埋め込みポリシリコン１
８に対して選択的にエッチングする第３工程とを順次施
すようにしたので、コンタクトホール１７及びストレー
ジ電極となる埋め込みポリシリコン１８の形成のための
フォトリソグラフィを１回だけ行えばよくなり、従来方
法に比較してフォトリソグラフィエ程を簡略にすること
が可能である。

【００２８】また、ストレージ電極１９１となる埋め込
みポリシリコン１８は、フォトリソグラフィ装置を使用
しないで自己整合的に形成できるため、従来方法で必要
としていたコンタクトホール１７に対するストレージ電
極１９１の合わせ余裕が不要になる。したがって、こう
した合わせ余裕の分だけ半導体記憶素子を微細化し、全
体の集積度を高めることが可能である。

【００２９】さらに、図１（ｅ）に示す工程において、
層間絶縁膜１５のエッチング量を調整してストレージ電
極１９１の表面積を変えることができ、これによりキャ
パシタ容量の変更設定が容易になる。すなわち、例えば
層間絶縁膜１５のエッチング量を増やすことで、キャパ
シタ誘電体膜２０と接触するストレージ電極１９１の側
壁面積を増加させれば、ストレージ電極の表面積が増加
してキャパシタ容量が増加する。

【００３０】第２の実施の形態．図２は、第２の実施の
形態に係る半導体装置の製造工程を示す断面説明図であ
る。この第２の実施の形態は、第１の実施の形態で形成
されたストレージ電極１９１に、更にサイドウォールポ
リシリコンを形成したものである。

【００３１】図２（ａ）に示すように、第１の実施の形
態の図１（ａ）〜図１（ｅ）に示すものと同一の方法に
より、ストレージ電極１９１を形成する。

【００３２】つぎに、図２（ｂ）では、ストレージ電極
１９１を含む層間絶縁膜１５上にＬＰＣＶＤ法によりポ
リシリコン膜２２を堆積する。このポリシリコン膜２２
の膜厚は、互いに近接するストレージ電極のそれぞれに
次工程で形成されるポリシリコンのサイドウォール相互
の間が、電気的絶縁分離を保持するに足りるものとす
る。この膜厚については、ストレージ電極間の最小スペ
ース幅の半分以下が目安となる。

【００３３】つぎに、図２（ｃ）では、第１の実施の形
態の図１（ｄ）に示す工程におけるエッチング条件で、
ポリシリコン膜２２をその堆積膜厚分だけ異方性エッチ
ングする。これによって、ストレージ電極１９１にはそ
の側面にサイドウォールポリシリコンが設けられること
になり、サイドウォール付ストレージ電極１９２を覆う
ようにしてキャパシタ誘電体膜が形成され、さらにこの
キャパシタ誘電体膜を覆うプレート電極が形成され、キ
ャパシタが完成する（図１（ｆ）参照）。

【００３４】以上説明したように、第２の実施の形態に
係る半導体装置の製造方法は、ストレージ電極１９１に
サイドウォールポリシリコンを形成するようにしたの
で、第１の実施の形態のストレージ電極１９１より、ス
トレージ電極１９２の表面積が増加し、キャパシタ容量
のさらなる増大が可能となる。

【００３５】第３の実施の形態．図３は、第３の実施の
形態に係る半導体装置の製造工程を示す断面説明図であ
る。この第３の実施の形態も、第２の実施の形態と同様
にサイドウォールポリシリコンを形成して、キャパシタ
容量の増大を可能としたものである。

【００３６】まず、図３（ａ）に示すように、第１の実
施の形態の図１（ｂ）に示すものと同様のフォトリソグ
ラフィエ程によって、層間絶縁膜１５上にレジストホー
ルパターン（レジストパターン）１６を形成する。ここ
で、コンタクト抵抗の制約から決まる最小コンタクト径
をｒ１とするとき、このレジストパターン１６の径ｒ２
（＞ｒ１）は、第１の実施の形態では０．４[μｍ]に設
計されていたが、ここではより大きな値、例えば０．６
[μｍ]に設定できる。

【００３７】つぎに、図３（ｂ）では、レジストパター
ン１６をマスクにして層間絶縁膜１５をドライエッチン
グし、層間絶縁膜１５に深さｈ３のホールパターン２３
を形成し、その後、レジストパターン１６のレジストが
除去される。

【００３８】このホールパターン２３の深さｈ３は、例
えば３０００[Å]であって、この第３の実施の形態にお
いては、図３（ｃ）に示すように、コンタクトホールの
形成部となる不純物拡散層１４上に堆積された層間絶縁
膜１５の厚さｈ１と、ワード線１３上に堆積された層間
絶縁膜１５の厚さｈ２と、層間絶縁膜ホールパターンの
深さｈ３とを、それぞれどのように設定するかが重要と
なる。ここでは、これらの値の相互の関係を、次の２点
において規定している。

【００３９】（ａ）ｈ１−ｈ３＜ｈ２であること。

【００４０】（ｂ）（ｈ２−ｈ３）が、ワード線１３上
の層間絶縁膜１５の限界値、すなわち層間絶縁膜１５に
よりワード線１３とキャパシタのストレージ電極との間
を電気的に絶縁できる最小膜厚以上であること。

【００４１】つぎに、図３（ｄ）では、まずポリシリコ
ンを所定の膜厚で堆積させて、この堆積した膜厚分のポ
リシリコンを、第１の実施の形態の図１（ｄ）に示すも
のと同様のエッチング条件で異方性エッチングする。こ
れにより層間絶縁膜１５のホールパターン２３内の側壁
には、サイドウォールポリシリコン２４が形成される。
ここでポリシリコン２４は、サイドウォール幅が（ｒ２
−ｒｌ）／２より小さく、かつ、次工程でサイドウォー
ルポリシリコン２４回りの層間絶縁膜がなくなってもサ
イドウォールが倒れない範囲の膜厚、例えば１０００
[Å]だけ堆積させている。

【００４２】つぎに、図３（ｅ）では、コンタクトホー
ル１７を形成するために、層間絶縁膜１５を（ｈｌ−ｈ
３）の厚さ分だけ、サイドウォールポリシリコン２４に
対して選択的にエッチングする。このエッチングによ
り、約０．４[μｍ]径で一方の不純物拡散層１４に到達
するようにコンタクトホール１７が形成される。なお、
このときのエッチング条件は、第１の実施の形態の図１
（ｅ）に示すものと同様である。

【００４３】その後、図３（ｆ）に示すように、ポリシ
リコン膜２２をコンタクトホール１７内を埋め尽くす程
度までポリシリコンが充填されるように、例えば膜厚２
５００[Å]で減圧（ＬＰ）ＣＶＤ法により堆積させる。

【００４４】さらに、図３（ｇ）では、第１の実施の形
態の図１（ｄ）に示す工程におけるエッチング条件で、
ポリシリコン膜２２をその堆積膜厚分だけ異方性エッチ
ングする。これによって、ストレージ電極１９３が形成
される。そして、このサイドウォールを内包するストレ
ージ電極１９３を覆うようにしてキャパシタ誘電体膜が
形成され、さらにこのキャパシタ誘電体膜を覆うプレー
ト電極が形成され、キャパシタが完成する（図１（ｆ）
参照）。

【００４５】以上説明したように、第３の実施の形態に
係る半導体装置の製造方法は、層間絶縁膜１５上にレジ
ストパターン１６を形成し、これをマスクに層間絶縁膜
１５をエッチングしてホールパターン（第１の開口）２
３を形成する第１工程と、ホールパターン２３を含む層
間絶縁膜１５上にポリシリコン膜を堆積して、このポリ
シリコン膜をホールパターン２３の内周壁面にのみサイ
ドウォールポリシリコン２４として残すようにエッチン
グする第２工程と、層間絶縁膜１５をサイドウォールポ
リシリコン２４に対して選択的にエッチングしてコンタ
クトホール（第２の開口）１７を形成する第３工程と、
層間絶縁膜１５上にコンタクトホール１７内を埋め尽く
す程度までポリシリコンを充填するようにポリシリコン
膜２２を堆積する第４工程と、ポリシリコン膜２２をそ
の膜厚分だけ異方性エッチングしてストレージ電極１９
３を形成する第５工程とを順次に施すようにしたので、
ストレージ電極１９３の表面積が増加し、キャパシタ容
量のさらなる増大が可能となる。

【００４６】また、サイドウォールポリシリコン２４を
形成したことにより、第１工程のフォトリソグラフィに
よるレジストパターン１６より小さい径でコンタクトホ
ール１７が形成できる。したがって、第１、第２の実施
の形態の場合に比較して、微細なコンタクトホールを容
易に形成することができ、半導体記憶素子の微細化が可
能となる。

【００４７】第４の実施の形態．図４は、第４の実施の
形態に係る半導体装置の製造工程を示す断面説明図であ
る。この第４の実施の形態では、層間絶縁膜の途中にポ
リシリコンを形成しておくことで、ワード線がエッチン
グされることを防ぐようにしたものである。

【００４８】ここでは、図４（ａ）に示すように、実施
の形態の図１（ａ）と同様に、第１の層間絶縁膜１５を
形成した後、順次にポリシリコン膜２５及び第２の層間
絶縁膜２６を、ぞれぞれ例えば１０００[Å]、及び２０
００[Å]の膜厚で堆積させ、さらに、フォトリソグラフ
ィエ程によって、層間絶縁膜１５上にレジストホールパ
ターン１６を形成する。なお、図３に示す第３の実施の
形態と対応する部分には同一の符号を付している。

【００４９】つぎに、図４（ｂ）では、ポリシリコン膜
２５に対してレジストパターン１６をマスクにして、層
間絶縁膜２６をドライエッチングし、レジストを除去す
ることで、第２の層間絶縁膜２６にホールパターン２３
を形成する。

【００５０】つぎに、図４（ｃ）では、ポリシリコンを
所定の膜厚で堆積させて、この堆積した膜厚分のポリシ
リコンを、第１の実施の形態の図１（ｄ）に示すものと
同様のエッチング条件で異方性エッチングする。この異
方性エッチングでは、層間絶縁膜２６上のホールパター
ン２３底部に露出するポリシリコン膜２５をも同時にエ
ッチングされ、第２の層間絶縁膜２６のホールパターン
２３内の側壁には、サイドウォールポリシリコン２４が
形成される。

【００５１】その後、図４（ｄ）乃至（ｆ）に示すよう
な工程を経て、ストレージ電極１９４が形成される。こ
れらの工程は図３（ｄ）乃至（ｇ）と基本的に同じもの
である。そして、このサイドウォールを内包するストレ
ージ電極１９４を覆うようにしてキャパシタ誘電体膜が
形成され、さらにこのキャパシタ誘電体膜を覆うプレー
ト電極が形成され、キャパシタが完成する。

【００５２】だだし、図４（ｆ）におけるポリシリコン
膜２２に対する異方性エッチングでは、ポリシリコン膜
２２にポリシリコン膜２５の膜厚分を加えた厚さだけエ
ッチングが行われ、ストレージ電極１９４を形成してい
る。

【００５３】以上説明したように、第４の実施の形態に
係る半導体装置の製造方法は、層間絶縁膜１５上にポリ
シリコン膜２５と第２の層間絶縁膜２６を順次堆積させ
ているため、第２の層間絶縁膜２６へのホールパターン
２３の加工に際して、その深さ制御が容易になる。

【００５４】また、図４（ｄ）に示すコンタクトホール
１７の形成工程において、能動領域を除く領域ではエッ
チングがポリシリコン膜２５でストップされ、第１の層
間絶縁膜１５がエッチングされないため、過剰なエッチ
ングによりワード線の機能を損うおそれが解消される。

【００５５】第５の実施の形態．図５は、第５の実施の
形態に係る半導体装置の製造工程を示す断面説明図であ
る。この第５の実施の形態の半導体装置は、フィン構造
を有するストレージ電極によって電極面積を増加させる
ようにしたものである。

【００５６】図５（ａ）に示すように、まず第１の実施
の形態の図１（ａ）に示すものと同様に第１の層間絶縁
膜１５が形成され、次にシリコン窒化膜２７を５００
[Å]と、第２の層間絶縁膜２６を５０００[Å]と、ポリ
シリコン膜２５を１０００[Å]、それぞれ順次に堆積さ
せる。さらに、第３の実施の形態の図３（ａ）に示すも
のと同様にして、例えば０．６[μｍ]径のレジストパタ
ーン１６を形成する。

【００５７】つぎに、図５（ｂ）では、レジストパター
ン１６をマスクにしてポリシリコン膜２５を、第１の実
施の形態の図１（ｄ）に示すものと同様の条件でエッチ
ングし、さらに５０００[Å]の厚さの第２の層間絶縁膜
２６を、同じく図１（ｅ）に示すものと同様の条件で約
３０００[Å]までエッチングした後、レジストを除去す
ることでホールパターン２３を形成する。この第２の層
間絶縁膜２６のホールパターン２３は、第２の層間絶縁
膜厚を最低でも５００[Å]だけは残す必要があり、また
ホールの最小径がｒ２となるように形成される。

【００５８】つぎに、図５（ｃ）では、図３（ｄ）と同
様の手順によってホールパターン２３の側壁にサイドウ
ォールポリシリコン２４が形成される。ここで最初に形
成されたポリシリコン膜２５は異方性エッチングにおい
て、少なくとも５００[Å]以上の膜厚を残すようにす
る。

【００５９】つぎに、図５（ｄ）では、図３（ｅ）と同
様の手順でサイドウォールポリシリコン２４をマスクに
してコンタクトホール１７を形成する。

【００６０】つぎに、図５（ｅ）では、図１（ｄ）と同
様にコンタクトホール１７中に埋め込みポリシリコン１
８を形成する。

【００６１】その後、図５（ｆ）に示すように、フッ酸
溶液により第２の層間絶縁膜２６を全て除去することに
よりストレージ電極１９５が形成される。そして、この
ストレージ電極１９５を覆うようにしてキャパシタ誘電
体膜が形成され、さらにこのキャパシタ誘電体膜を覆う
プレート電極が形成され、キャパシタが完成する。

【００６２】以上説明したように、第５の実施の形態に
係る半導体装置の製造方法は、第１の開口を形成する工
程では、レジストパターン１６の形成に先立って、第１
の層間絶縁膜１５上にシリコン窒化膜２７と第２の層間
絶縁膜２６とポリシリコン膜２５とを順次堆積させ、こ
のポリシリコン膜２５上に形成したレジストパターン１
６をマスクにポリシリコン膜２５をエッチングし、その
後に第２の層間絶縁膜２６を少なくとも５００[Å]残す
ようにエッチングしてホールパターン（第１の開口）２
３を形成し、さらにストレージ電極の形成工程では、残
された第２の層間絶縁膜２６を全て除去するようにした
ので、実施の形態３や実施の形態４に比較し、サイドウ
ォールポリシリコン２４の底面、及び埋め込みポリシリ
コン１８の側面の一部もストレージ電極１９５として利
用できるため、ス卜レージ電極の表面積が著しく増大
し、キャパシタ容量を増加させることができる。

【００６３】第６の実施の形態．図６は、第６の実施の
形態に係る半導体装置の製造工程を示す断面説明図であ
る。この第６の実施の形態の半導体装置は、第１の層間
絶縁膜１５上のシリコン窒化膜２７を所定の膜厚で形成
することにより、第５の実施の形態におけるポリシリコ
ン膜２５の堆積工程を省いたものである。

【００６４】ここでは、図６（ａ）に示すように、第５
の実施の形態で５００[Å]の膜厚に形成していたシリコ
ン窒化膜２７を、第１の層間絶縁膜１５上に２０００
[Å]まで堆積させ、その上に第２の層間絶縁膜２６を３
０００[Å]だけ堆積させる。その後、第３の実施の形態
の図３（ａ）と同様の手順でレジストホールパターン１
６を形成する。このとき、シリコン窒化膜２７の膜厚は
１０００[Å]以上であればよい。

【００６５】つぎに、図６（ｂ）では、レジストパター
ン１６をマスクに第２の層間絶縁膜２６を、第１の実施
の形態の図１（ｅ）に示すものと同様の条件でエッチン
グし、レジストを除去することでホールパターン２３を
形成する。

【００６６】つぎに、図６（ｃ）では、図３（ｄ）と同
様の手順によってホールパターン２３の側壁にサイドウ
ォールポリシリコン２４が形成される。

【００６７】つぎに、図６（ｄ）では、まずサイドウォ
ールポリシリコン２４及び第２の層間絶縁膜２６に対し
てシリコン窒化膜２７を選択的にドライエッチングし、
引き続いてサイドウォールポリシリコン２４及びシリコ
ン窒化膜２７に対して選択的に第１の層間絶縁膜１５を
ドライエッチングして、不純物拡散層１４に達するコン
タクトホール１７を形成する。このエッチングにはマグ
ネトロンＲＩＥ装置が使用され、シリコン窒化膜２７の
選択エッチングでは圧力３０[ｍTorr]、ＣＨ₂Ｆ₂／Ａｒ
＝２０／４００［sccm］、ＲＦパワ−１５００[Ｗ]の条
件で、第１の層間絶縁膜１５の選択エッチングでは圧力
３０[ｍTorr]、Ｃ₄Ｆ₈／ＣＯ／Ａｒ＝１０／２００／２
００［sccm］、ＲＦパワ−１５００[Ｗ]の条件で行われ
る。

【００６８】つぎに、図６（ｅ）では、図３（ｆ）と同
様の手順によってコンタクトホール１７中に埋め込みポ
リシリコン１８を形成する。

【００６９】その後、図６（ｆ）に示すように、熱リン
酸溶液によりシリコン窒化膜２７を第１の層間絶縁膜１
５及埋め込みポリシリコン１８に対して選択的に除去す
る。これにより形成されるストレージ電極１９６では、
サイドウォールポリシリコン２４の底面、及び埋め込み
ポリシリコン１８の側面の一部にもキャパシタ誘電体膜
が形成できる。

【００７０】以上説明したように、第６の実施の形態に
係る半導体装置の製造方法は、第１の開口を形成する工
程では、レジストパターン１６の形成に先立って、第１
の層間絶縁膜１５上に１０００[Å]以上の膜厚のシリコ
ン窒化膜２７と第２の層間絶縁膜２６とを順次堆積さ
せ、さらにストレージ電極の形成工程では、堆積された
シリコン窒化膜を全て除去するようにしたので、第５の
実施の形態におけるポリシリコン膜２５の堆積工程を省
くことができ、製造工程の簡略化が可能となる。

【００７１】第７の実施の形態．図７は、第７の実施の
形態に係る半導体装置の製造工程を示す断面説明図であ
る。この第７の実施の形態の半導体装置は、二重シリン
ダ構造を有するストレージ電極によって電極面積を増加
させるようにしたものである。

【００７２】図７（ａ）に示すように、第１の実施の形
態の図１（ａ）に示すものと同様に第１の層間絶縁膜１
５が形成され、次にシリコン窒化膜２７を５００[Å]
と、第２の層間絶縁膜２６を３０００[Å]とがそれぞれ
順次に堆積され、その後、第１の実施の形態の図１
（ｂ）或いは図１（ｃ）と同様の手順でフォトリソグラ
フィとドライエッチングによりコンタクトホール１７が
形成される。

【００７３】つぎに、図７（ｂ）では、図１（ｄ）と同
様の手順により、コンタクトホール１７内に埋め込みポ
リシリコン１８を形成する。

【００７４】つぎに、図７（ｃ）では、レジストでスト
レージ電極の抜きパターン３０を形成し、これをマスク
に用いて図６（ｄ）に示す工程と同一の条件で第２の層
間絶縁膜２６をシリコン窒化膜２７が露出するまで選択
的にドライエッチングする。

【００７５】つぎに、図７（ｄ）では、レジスト除去後
にポリシリコン膜２２を約１０００[Å]の膜厚で堆積さ
せる。これによって、ポリシリコン膜２２は抜きパター
ン３０の内側で同心の溝を有する形状に形成される。そ
して、その上にスピン・オン・グラス法（ＳＯＧ）でシ
リコン酸化膜２９を１５００[Å]の膜厚で塗布する。

【００７６】つぎに、図７（ｅ）では、シリコン酸化膜
２９を図１（ｅ）に示す工程と同一の条件でジャストエ
ッチングし、シリコン酸化膜２９でポリシリコン膜２２
の溝を埋め込む。

【００７７】そして、図７（ｆ）に示すように、ポリシ
リコン膜２２も図１（ｄ）に示す工程と同一の条件で、
サイドエッチが開始される直前までジャストエッチング
して、第２の層間絶縁膜２６を露出させる。

【００７８】その後、図７（ｇ）では、フッ酸溶液によ
り、シリコン酸化膜２９及び第２の層間絶縁膜２６を全
て除去する。これにより埋め込みポリシリコン１８の回
りに二重シリンダ構造を有するストレージ電極１９７が
形成される。

【００７９】以上説明したように、第７の実施の形態に
係る半導体装置の製造方法は、第１の層間絶縁膜１５上
にシリコン窒化膜２７と第２の層間絶縁膜２６とを順次
堆積する第１工程と、第２の層間絶縁膜２６上にレジス
トパターン３０を形成し、これをマスクに第２の層間絶
縁膜２６とシリコン窒化膜２７と第１の層間絶縁膜１５
をドライエッチングしてコンタクトホール（第１の開
口）１７を形成する第２工程と、コンタクトホール１７
を含む第２の層間絶縁膜２６上にポリシリコン膜を堆積
して、このポリシリコン膜をコンタクトホール１７内の
みに埋め込みポリシリコン１８として残すようにエッチ
ングする第３工程と、第２の層間絶縁膜２６上のレジス
トパターンとして埋め込みポリシリコン１８を含む領域
にストレージ電極の抜きパターン３０を形成し、これを
マスクに第２の層間絶縁膜２６をシリコン窒化膜２７に
対して選択的にドライエッチングして第２の開口３０を
形成する第４工程と、第２の開口３０を含む第２の層間
絶縁膜２６上にポリシリコン膜２２とシリコン酸化膜２
９とを順次に堆積させる第５工程と、シリコン酸化膜２
９及びポリシリコン膜２２を順次にジャストエッチング
する第６工程と、シリコン酸化膜２９及び第２の層間絶
縁膜２６をそれぞれ除去してストレージ電極１９７を形
成する第７工程とを順次に施すようにしたので、コンタ
クトホール１７への埋め込みポリシリコン１８の回りの
層間絶縁膜１５，２６をエッチングすることによって、
簡便に二重シリンダ型ストレージ電極１９７を形成でき
る。

【００８０】以上、実施の形態１〜７はＤＲＡＭのスタ
ックトキャパシタセルにおいて、キャパシタをワードラ
インとビットラインの間に配置したものについて説明し
たが、キャパシタをビットラインの上方に配置したＣＯ
Ｂ（Capacitor 0ver Bitline）構造にも適用可能であ
る。

【００８１】第８の実施の形態．第８の実施の形態は、
ヴィアホール（via hole）を介して多層配線を形成する
ようにした半導体装置の製造方法に関するものである。
図８には、この実施の形態による多層配線形成手順を示
している。

【００８２】図８（ａ）に示すように、下層の第１配線
３２を例えばアルミ合金で形成する。次に、例えばプラ
ズマＣＶＤ法で層間絶縁膜３３を膜付けし、この層間絶
縁膜３３に、第１配線３２と接続するようにヴィアホー
ルを形成する。次に、ヴィアホールが完全に埋め込まれ
る膜厚で、タングステン膜３４をＣＶＤ法により堆積さ
せる。最後に、タングステン膜３４を堆積膜厚分ドライ
エッチングすることにより、ヴィアホール内にタングス
テンプラグ３４を形成する。

【００８３】つぎに、図８（ｂ）では、層間絶縁膜３３
をタングステンプラグ３４に対して選択的にドライエッ
チングする。このエッチングでは、第１配線３２に対し
てその上の第２配線との電気的絶縁が可能な最低膜厚以
上の層間絶縁膜３３を残すとともに、この層間絶縁膜３
３の上面から突出するタングステンプラグ３４の高さが
そこに形成される第２配線膜の高さ以下になる範囲で、
エッチング量（時間）が調整される。このエッチングで
は、例えば第１の実施の形態の図１（ｅ）に示す工程と
同一の条件で層間絶縁膜３３をエッチングすれば良い。

【００８４】つぎに、図８（ｃ）では、上層の第２配線
膜３５として、例えばアルミ合金膜をスパッタ法やリフ
ロー法等により形成する。そして、図８（ｄ）に示すよ
うに、フォトリソグラフィにより第２配線３５のレジス
トパターン３６を形成する。

【００８５】その後、図８（ｅ）に示すように、このレ
ジストパターン３６をマスクにして第２配線膜３５をド
ライエッチングし、レジストを除去することで第２配線
３７を形成する。

【００８６】以上により、ヴィアホールを介して多層配
線を形成したものであれば、第２配線３５のフォトリソ
グラフィにおいて、タングステンプラグ３４に対して合
わせ余裕をとらなくても、接触抵抗を低減できる。

【００８７】以上説明したように、第８の実施の形態に
係る半導体装置の製造方法は、タングステンプラグ３４
の上面に対して層間絶縁膜３３の上面高さを低くするよ
うにエッチングした後、第２配線３７を形成することに
よって、タングステンプラグ３４の上面とともに側壁部
でも第２配線３７のメタルが接触するように構成したの
で、タングステンプラグ３４に対して第２配線３７の位
置（マスクパターン）がズレてしまった場合でも、上下
の配線層間での接触抵抗の増大を抑制できる。

【００８８】なお、第８の実施の形態ではヴィアホール
によって多層配線を形成したものに適用したが、プラグ
構造をもつコンタクトホールにも適用可能である。

【００８９】

【発明の効果】この発明は、以上に説明したように構成
されているので、製造工程を簡略にして、しかも素子の
集積度を向上できる半導体装置の製造方法を提供でき
る。

【図面の簡単な説明】

【図１】第１の実施の形態に係る半導体装置の製造工
程を説明するために一部を破断して示す断面図である。

【図２】第２の実施の形態に係る半導体装置の製造工
程を説明するために一部を破断して示す断面図である。

【図３】第３の実施の形態に係る半導体装置の製造工
程を説明するために一部を破断して示す断面図である。

【図４】第４の実施の形態に係る半導体装置の製造工
程を説明するために一部を破断して示す断面図である。

【図５】第５の実施の形態に係る半導体装置の製造工
程を説明するために一部を破断して示す断面図である。

【図６】第６の実施の形態に係る半導体装置の製造工
程を説明するために一部を破断して示す断面図である。

【図７】第７の実施の形態に係る半導体装置の製造工
程を説明するために一部を破断して示す断面図である。

【図８】第８の実施の形態に係る半導体装置の製造工
程を説明するために一部を破断して示す断面図である。

【図９】従来のキャパシタを有するメモリセルのコン
タク卜構造を示す半導体装置の断面図である。

【図１０】図９の半導体装置におけるコンタクトホー
ル及びストレージ電極の製造工程を示す断面説明図であ
る。

【符号の説明】

１０シリコン（Ｓｉ）基板、１１フィールド酸化
膜、１２ゲート酸化膜、１３ワード線、１４
不純物拡散層、１５層間絶縁膜、１６レジスト
ホールパターン（レジストパターン）、１７コンタ
クトホール、１８埋め込みポリシリコン、１９１〜
１９７ストレージ電極、２０キャパシタ誘電体膜、
２１プレート電極、２２ポリシリコン膜、２
３ホールパターン（第１の開口）、２４サイドウォ
ールポリシリコン、２５ポリシリコン膜、２６
第２の層間絶縁膜、２７シリコン窒化膜。

Claims

【特許請求の範囲】

【請求項１】スイッチングトランジスタを形成した半導
体基板上に層間絶縁膜を形成し、前記スイッチングトラ
ンジスタの活性領域に達するコンタクトホールを形成
し、このコンタクトホールにストレージ電極を形成して
なる半導体装置の製造方法において、前記層間絶縁膜上にレジストパターンを形成し、これを
マスクに層間絶縁膜をエッチングしてコンタクトホール
を形成する第１工程と、前記コンタクトホールを含む前記層間絶縁膜上にポリシ
リコン膜を堆積して、このポリシリコン膜を前記コンタ
クトホール内のみに埋め込みポリシリコンとして残すよ
うにエッチングする第２工程と、下層のワード線と後に形成されるプレート電極との間で
の電気的絶縁性が保たれる厚さで前記層間絶縁膜を残す
ように、前記層間絶縁膜を前記埋め込みポリシリコンに
対して選択的にエッチングする第３工程とを備えたこと
を特徴とする半導体装置の製造方法。
【請求項２】前記ストレージ電極を覆うようにポリシリ
コン膜を所定の膜厚で堆積させる第４工程と、前記ポリシリコン膜を堆積膜厚分だけ異方性エッチング
してストレージ電極の側壁面にサイドウォールポリシリ
コンを形成する第５工程とを備え、前記所定の膜厚を、
サイドウォールポリシリコンを有する近接するストレー
ジ電極間で互いに電気的絶縁分離が保持できる大きさに
設定したことを特徴とする請求項１に記載の半導体装置
の製造方法。
【請求項３】スイッチングトランジスタを形成した半導
体基板上に層間絶縁膜を形成し、前記スイッチングトラ
ンジスタの活性領域に達するコンタクトホールを形成
し、このコンタクトホールにストレージ電極を形成して
なる半導体装置の製造方法において、層間絶縁膜上にレジストパターンを形成し、これをマス
クに層間絶縁膜をエッチングして第１の開口を形成する
第１工程と、前記第１の開口を含む前記層間絶縁膜上にポリシリコン
膜を堆積して、このポリシリコン膜を前記第１の開口の
内周壁面にのみサイドウォールポリシリコンとして残す
ようにエッチングする第２工程と、前記層間絶縁膜を前記サイドウォールポリシリコンに対
して選択的にエッチングしてコンタクトホールとなる第
２の開口を形成する第３工程と、前記層間絶縁膜上に前記第２の開口内を埋め尽くす程度
までポリシリコンを充填するようにポリシリコン膜を堆
積する第４工程と、前記ポリシリコン膜をその膜厚分だけ異方性エッチング
して前記ストレージ電極を形成する第５工程とを備えた
ことを特徴とする半導体装置の製造方法。
【請求項４】前記コンタクトホールが形成される層間絶
縁膜の膜厚をｈ１、前記半導体基板上に形成されるワー
ド線を覆う層間絶縁膜の膜厚をｈ２、前記第１の開口の
深さをｈ３とした場合、ｈｌ−ｈ３＞ｈ２であって、ｈ２−ｈ３がワード線上の
層間絶縁膜の膜厚限界値以上に設定したことを特徴とす
る請求項３に記載の半導体装置の製造方法。
【請求項５】第２工程におけるサイドウォールポリシリ
コンは、ポリシリコン膜の堆積膜厚分だけ異方性エッチ
ングによるものであることを特徴とする請求項３に記載
の半導体装置の製造方法。
【請求項６】第１工程におけるレジストパターンの形成
に先立って、前記層間絶縁膜上にポリシリコン膜と第２
の層間絶縁膜とを順次堆積させていることを特徴とする
請求項３に記載の半導体装置の製造方法。
【請求項７】第１工程におけるレジストパターンの形成
に先立って、前記層間絶縁膜上にシリコン窒化膜と第２
の層間絶縁膜とポリシリコン膜とを順次堆積させ、この
ポリシリコン膜上に形成したレジストパターンをマスク
にポリシリコン膜をエッチングし、さらに第２の層間絶
縁膜を所定の膜厚だけ残すようにエッチングして第１の
開口を形成し、さらに第５工程では、前記残された第２
の層間絶縁膜を除去してストレージ電極を形成したこと
を特徴とする請求項３に記載の半導体装置の製造方法。
【請求項８】第１工程におけるレジストパターンの形成
に先立って、前記第１の層間絶縁膜上に所定の膜厚でシ
リコン窒化膜と第２の層間絶縁膜とを順次堆積させ、さ
らに第５工程では、前記堆積されたシリコン窒化膜を除
去してストレージ電極を形成したことを特徴とする請求
項３に記載の半導体装置の製造方法。
【請求項９】前記第１の層間絶縁膜上における第２の層
間絶縁膜又はシリコン窒化膜の膜厚は、少なくとも５０
０[Å]以上であることを特徴とする請求項７又は８のい
ずれかに記載の半導体装置の製造方法。
【請求項１０】第２工程におけるポリシリコン膜を、第
１の開口の最小径をｒ２、コンタクトホールの最小径を
ｒｌとした場合に、前記サイドウォールポリシリコンを
（ｒ２−ｒｌ）／２より小さい幅で、かつ前記第３工程
でのエッチングにおいてサイドウォールポリシリコンが
倒れない膜厚以上の膜厚に堆積することを特徴とする請
求項３、６又は８のいずれかに記載の半導体装置の製造
方法。
【請求項１１】スイッチングトランジスタを形成した半
導体基板上に第１の層間絶縁膜を形成し、前記スイッチ
ングトランジスタの活性領域に達するコンタクトホール
を形成し、このコンタクトホールにストレージ電極を形
成してなる半導体装置の製造方法において、前記第１の層間絶縁膜上にシリコン窒化膜と第２の層間
絶縁膜とを順次堆積する第１工程と、前記第２の層間絶縁膜上にレジストパターンを形成し、
これをマスクに第２の層間絶縁膜とシリコン窒化膜と第
１の層間絶縁膜をドライエッチングしてコンタクトホー
ルとなる第１の開口を形成する第２工程と、前記コンタクトホールを含む前記第２の層間絶縁膜上に
ポリシリコン膜を堆積して、このポリシリコン膜を前記
コンタクトホール内のみに埋め込みポリシリコンとして
残すようにエッチングする第３工程と、前記第２の層間絶縁膜上のレジストパターンとして前記
埋め込みポリシリコンを含む領域にストレージ電極の抜
きパターンを形成し、これをマスクに第２の層間絶縁膜
をシリコン窒化膜に対して選択的にドライエッチングし
て第２の開口を形成する第４工程と、前記第２の開口を含む第２の層間絶縁膜上にポリシリコ
ン膜とシリコン酸化膜とを順次に堆積させる第５工程
と、前記シリコン酸化膜及びポリシリコン膜を順次にジャス
トエッチングする第６工程と、前記シリコン酸化膜及び第２の層間絶縁膜をそれぞれ除
去して前記ストレージ電極を形成する第７工程とを備え
たことを特徴とする半導体装置の製造方法。
【請求項１２】層間絶縁膜に形成されたコンタクトホー
ルあるいはヴィアホールを介して下層の第１配線を上層
の第２配線と接続するようにプラグを形成してなる半導
体装置の製造方法において、前記プラグの上面に対して層間絶縁膜の上面高さを低く
するようにエッチングした後、前記第２配線を形成する
ことによって、前記プラグの上面とともに側壁部でも第
２配線と接触するように構成したことを特徴とする半導
体装置の製造方法。