JPH10256500A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH10256500A JPH10256500A JP9054815A JP5481597A JPH10256500A JP H10256500 A JPH10256500 A JP H10256500A JP 9054815 A JP9054815 A JP 9054815A JP 5481597 A JP5481597 A JP 5481597A JP H10256500 A JPH10256500 A JP H10256500A
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Abstract
(57)【要約】
【課題】 記憶ノード電極部のボイド発生を防止して、
信頼性を向上させた半導体記憶装置の製造方法を提供す
る。 【解決手段】 ＣＶＤ酸化膜３１、ＢＰＳＧ膜３０およ
びポリシリコン膜１５を異方性エッチング法によりエッ
チングして柱状部３２を形成した後、弗酸系溶液による
ウェットエッチング法で柱状部３２のＣＶＤ酸化膜３１
とＢＰＳＧ膜３０をエッチングし、ＣＶＤ酸化膜３１と
ＢＰＳＧ膜３０とのエッチング速度差を利用してオーバ
ーハング状の柱状部３２側壁とし、この柱状部３２側壁
形状を反映させて記憶ノード電極のキャパシタ電極とな
る、上方が広い筒状ポリシリコン膜２０を形成する。 【効果】 半導体記憶装置の信頼性が向上する。
信頼性を向上させた半導体記憶装置の製造方法を提供す
る。 【解決手段】 ＣＶＤ酸化膜３１、ＢＰＳＧ膜３０およ
びポリシリコン膜１５を異方性エッチング法によりエッ
チングして柱状部３２を形成した後、弗酸系溶液による
ウェットエッチング法で柱状部３２のＣＶＤ酸化膜３１
とＢＰＳＧ膜３０をエッチングし、ＣＶＤ酸化膜３１と
ＢＰＳＧ膜３０とのエッチング速度差を利用してオーバ
ーハング状の柱状部３２側壁とし、この柱状部３２側壁
形状を反映させて記憶ノード電極のキャパシタ電極とな
る、上方が広い筒状ポリシリコン膜２０を形成する。 【効果】 半導体記憶装置の信頼性が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置の製
造方法に関し、さらに詳しくは、ダイナミックＲＡＭ
（ＤＲＡＭ）の記憶ノード電極が筒状キャパシタを有し
た半導体記憶装置の製造方法に関する。
造方法に関し、さらに詳しくは、ダイナミックＲＡＭ
（ＤＲＡＭ）の記憶ノード電極が筒状キャパシタを有し
た半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の一つであるＤＲ
ＡＭは益々高集積化し、それに伴ってＤＲＡＭのメモリ
セルの占有面積は益々小さくなってきている。メモリセ
ルの占有面積が小さくなると、メモリセルのスイッチン
グ素子としてのＭＯＳトランジスタや信号を記憶するキ
ャパシタの占有面積を小さくしなければならず、平面的
なキャパシタ構成ではキャパシタの容量が小さくて、こ
のキャパシタに記憶した信号が読み出せない。その為、
半導体基板にトレンチを形成し、この部分にキャパシタ
を形成するトレンチキャパシタや、半導体基板上の層間
絶縁膜上に筒状電極を形成した筒状キャパシタ等の立体
的なキャパシタ構成が採られている。
ＡＭは益々高集積化し、それに伴ってＤＲＡＭのメモリ
セルの占有面積は益々小さくなってきている。メモリセ
ルの占有面積が小さくなると、メモリセルのスイッチン
グ素子としてのＭＯＳトランジスタや信号を記憶するキ
ャパシタの占有面積を小さくしなければならず、平面的
なキャパシタ構成ではキャパシタの容量が小さくて、こ
のキャパシタに記憶した信号が読み出せない。その為、
半導体基板にトレンチを形成し、この部分にキャパシタ
を形成するトレンチキャパシタや、半導体基板上の層間
絶縁膜上に筒状電極を形成した筒状キャパシタ等の立体
的なキャパシタ構成が採られている。
【０００３】ここでは、上述した筒状キャパシタを有す
るＤＲＡＭの製造方法の従来例を、ＤＲＡＭの製造方法
における記憶ノード電極部の形成段階より、図３および
図４を参照して説明する。まず、図３（ａ）に示すよう
に、記憶ノード電極部１の層間絶縁膜１１と層間絶縁膜
１１上のＳｉＮ膜１２に記憶ノード電極のコンタクトホ
ール１３を形成し、このコンタクトホール１３にポリシ
リコン埋め込みプラグ１４を形成する。次に、減圧ＣＶ
Ｄ法等により、不純物をドープしたポリシリコン膜１５
を堆積し、更にＣＶＤ法を用いて、ＣＶＤ酸化膜１６を
厚く堆積する。
るＤＲＡＭの製造方法の従来例を、ＤＲＡＭの製造方法
における記憶ノード電極部の形成段階より、図３および
図４を参照して説明する。まず、図３（ａ）に示すよう
に、記憶ノード電極部１の層間絶縁膜１１と層間絶縁膜
１１上のＳｉＮ膜１２に記憶ノード電極のコンタクトホ
ール１３を形成し、このコンタクトホール１３にポリシ
リコン埋め込みプラグ１４を形成する。次に、減圧ＣＶ
Ｄ法等により、不純物をドープしたポリシリコン膜１５
を堆積し、更にＣＶＤ法を用いて、ＣＶＤ酸化膜１６を
厚く堆積する。
【０００４】次に、図３（ｂ）に示すように、フォトレ
ジスト１７を塗布し、パターニングした後、このフォト
レジスト１７をマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖ
ｅＩｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチングによ
りＣＶＤ酸化膜１６とポリシリコン膜１５とをエッチン
グし、ＣＶＤ酸化膜１６とポリシリコン膜１５とによる
柱状部１８を形成する。なお、このＣＶＤ酸化膜１６と
ポリシリコン膜１５のエッチング条件は、ＳｉＮ膜１２
がエッチング阻止層として働くようなエッチング選択比
を持つ条件とする。
ジスト１７を塗布し、パターニングした後、このフォト
レジスト１７をマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖ
ｅＩｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチングによ
りＣＶＤ酸化膜１６とポリシリコン膜１５とをエッチン
グし、ＣＶＤ酸化膜１６とポリシリコン膜１５とによる
柱状部１８を形成する。なお、このＣＶＤ酸化膜１６と
ポリシリコン膜１５のエッチング条件は、ＳｉＮ膜１２
がエッチング阻止層として働くようなエッチング選択比
を持つ条件とする。
【０００５】次に、図３（ｃ）に示すように、フォトレ
ジスト１７を除去後、記憶ノード電極における筒状のキ
ャパシタ電極とする不純物をドープしたポリシリコン膜
１９をＣＶＤ法により堆積する。
ジスト１７を除去後、記憶ノード電極における筒状のキ
ャパシタ電極とする不純物をドープしたポリシリコン膜
１９をＣＶＤ法により堆積する。
【０００６】次に、図４（ｄ）に示すように、ポリシリ
コン膜１９を異方性ＲＩＥ等によりエッチバックして、
柱状部１８側壁のポリシリコン膜１９以外のポリシリコ
ン膜を除去し、続いて、ウェットエッチングにより、柱
状部１８のＣＶＤ酸化膜１６を除去する。これにより、
ポリシリコン膜１５に接続した筒状のキャパシタの電極
になる筒状ポリシリコン膜２０が形成される。次に、窒
素雰囲気中の熱処理により、筒状ポリシリコン膜２０や
ポリシリコン膜１５の表面の窒化処理をした後、減圧Ｃ
ＶＤ法により、キャパシタの絶縁膜となるＳｉＮ薄膜２
１を堆積する。その後、記憶ノード電極のキャパシタ電
極の対向電極となる、不純物をドープしたポリシリコン
膜２２を堆積する。
コン膜１９を異方性ＲＩＥ等によりエッチバックして、
柱状部１８側壁のポリシリコン膜１９以外のポリシリコ
ン膜を除去し、続いて、ウェットエッチングにより、柱
状部１８のＣＶＤ酸化膜１６を除去する。これにより、
ポリシリコン膜１５に接続した筒状のキャパシタの電極
になる筒状ポリシリコン膜２０が形成される。次に、窒
素雰囲気中の熱処理により、筒状ポリシリコン膜２０や
ポリシリコン膜１５の表面の窒化処理をした後、減圧Ｃ
ＶＤ法により、キャパシタの絶縁膜となるＳｉＮ薄膜２
１を堆積する。その後、記憶ノード電極のキャパシタ電
極の対向電極となる、不純物をドープしたポリシリコン
膜２２を堆積する。
【０００７】次に、図４（ｅ）に示すように、ＣＶＤ法
によりポリシリコン膜２２上に層間絶縁膜２３を堆積す
る。その後は、常法に準ずる製法により、ＤＲＡＭを作
製する。
によりポリシリコン膜２２上に層間絶縁膜２３を堆積す
る。その後は、常法に準ずる製法により、ＤＲＡＭを作
製する。
【０００８】しかしながら、上述した従来のＤＲＡＭの
製造方法においては、図３（ｂ）に示すＣＶＤ酸化膜１
６とポリシリコン膜１５とによる柱状部１８形成のため
のＲＩＥ等によるエッチング時に、ＣＶＤ酸化膜１６と
ポリシリコン膜１５の垂直なエッチングを実現すること
が困難であり、通常は図５に示すような柱状部１８上部
より柱状部１８下部が広がった状態の、柱状部１８側壁
が傾斜を持った形状となる。この様な状態で製造工程を
進め、筒状ポリシリコン膜２０形成やポリシリコン膜２
２堆積後に、図４（ｅ）に示す工程の層間絶縁膜２３を
堆積すると、図６に示すように、筒状ポリシリコン膜２
０に囲まれた内部に層間絶縁膜２３が充填されない部
分、所謂ボイド２４が発生する虞がある。ＤＲＡＭの記
憶ノード電極部１にボイド２４があると、ＤＲＡＭの信
頼性上の問題が発生する虞がある。
製造方法においては、図３（ｂ）に示すＣＶＤ酸化膜１
６とポリシリコン膜１５とによる柱状部１８形成のため
のＲＩＥ等によるエッチング時に、ＣＶＤ酸化膜１６と
ポリシリコン膜１５の垂直なエッチングを実現すること
が困難であり、通常は図５に示すような柱状部１８上部
より柱状部１８下部が広がった状態の、柱状部１８側壁
が傾斜を持った形状となる。この様な状態で製造工程を
進め、筒状ポリシリコン膜２０形成やポリシリコン膜２
２堆積後に、図４（ｅ）に示す工程の層間絶縁膜２３を
堆積すると、図６に示すように、筒状ポリシリコン膜２
０に囲まれた内部に層間絶縁膜２３が充填されない部
分、所謂ボイド２４が発生する虞がある。ＤＲＡＭの記
憶ノード電極部１にボイド２４があると、ＤＲＡＭの信
頼性上の問題が発生する虞がある。
【０００９】
【発明が解決しようとする課題】本発明は、上述した半
導体記憶装置の製造方法における問題点を解決すること
をその目的とする。即ち本発明の課題は、記憶ノード電
極部のボイド発生を防止して、信頼性を向上させた半導
体記憶装置の製造方法を提供することを目的とする。
導体記憶装置の製造方法における問題点を解決すること
をその目的とする。即ち本発明の課題は、記憶ノード電
極部のボイド発生を防止して、信頼性を向上させた半導
体記憶装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法は、上述の課題を解決するために提案するも
のであり、筒状キャパシタを持つ記憶ノード電極を有す
る半導体記憶装置の製造方法において、層間絶縁膜上に
ＳｉＮ膜を形成する工程と、ＳｉＮ膜と層間絶縁膜に記
憶ノード電極のコンタクトホールを形成し、コンタクト
ホールに埋め込みプラグを形成する工程と、ポリシリコ
ン膜を堆積する工程と、第１の絶縁膜を堆積する工程
と、所定の等方性エッチング方法におけるエッチング速
度が第１の絶縁膜より遅い第２の絶縁膜を堆積する工程
と、フォトレジストを塗布してパターニングする工程
と、パターニングしたフォトレジストをマスクとし、異
方性エッチングにより、第２の絶縁膜、第１の絶縁膜お
よびポリシリコン膜をパターニングして柱状部を形成す
る工程と、パターニングしたフォトレジストをマスクと
し、所定の等方性エッチング方法により、第１の絶縁膜
および第２の絶縁膜の横方向のエッチングをし、柱状部
側壁をオーバーハング状にする工程とを有することを特
徴とするものである。
の製造方法は、上述の課題を解決するために提案するも
のであり、筒状キャパシタを持つ記憶ノード電極を有す
る半導体記憶装置の製造方法において、層間絶縁膜上に
ＳｉＮ膜を形成する工程と、ＳｉＮ膜と層間絶縁膜に記
憶ノード電極のコンタクトホールを形成し、コンタクト
ホールに埋め込みプラグを形成する工程と、ポリシリコ
ン膜を堆積する工程と、第１の絶縁膜を堆積する工程
と、所定の等方性エッチング方法におけるエッチング速
度が第１の絶縁膜より遅い第２の絶縁膜を堆積する工程
と、フォトレジストを塗布してパターニングする工程
と、パターニングしたフォトレジストをマスクとし、異
方性エッチングにより、第２の絶縁膜、第１の絶縁膜お
よびポリシリコン膜をパターニングして柱状部を形成す
る工程と、パターニングしたフォトレジストをマスクと
し、所定の等方性エッチング方法により、第１の絶縁膜
および第２の絶縁膜の横方向のエッチングをし、柱状部
側壁をオーバーハング状にする工程とを有することを特
徴とするものである。
【００１１】本発明によれば、柱状部の側壁を反映して
形成される記憶ノード電極部のキャパシタ電極となる筒
状ポリシリコン膜の形状が、上方で広がった筒状形状と
なり、その後の層間絶縁膜堆積工程で筒状ポリシリコン
膜に囲まれた内部に層間絶縁膜が充填されない部分、所
謂ボイドが発生しない。従って、半導体記憶装置の信頼
性が向上する。
形成される記憶ノード電極部のキャパシタ電極となる筒
状ポリシリコン膜の形状が、上方で広がった筒状形状と
なり、その後の層間絶縁膜堆積工程で筒状ポリシリコン
膜に囲まれた内部に層間絶縁膜が充填されない部分、所
謂ボイドが発生しない。従って、半導体記憶装置の信頼
性が向上する。
【００１２】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図３および図４中の構成部分と同様の構成部分には、同
一の参照符号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図３および図４中の構成部分と同様の構成部分には、同
一の参照符号を付すものとする。
【００１３】本実施例は半導体記憶装置の一つである、
筒状キャパシタを有するＤＲＡＭの製造方法に本発明を
適用した例であり、これをＤＲＡＭの製造方法における
記憶ノード電極部の形成段階より、図１および図２を参
照して説明する。まず、図１（ａ）に示すように、記憶
ノード電極部１の層間絶縁膜１１と層間絶縁膜１１上の
ＳｉＮ膜１２に記憶ノード電極のコンタクトホール１３
を形成し、このコンタクトホール１３にポリシリコン埋
め込みプラグ１４を形成する。次に、減圧ＣＶＤ法等に
より、不純物をドープしたポリシリコン膜１５を膜厚約
１００ｎｍ程度堆積し、更にＣＶＤ法を用いて、第１の
絶縁膜、例えばＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜３０を膜厚約４００
ｎｍ程度堆積し、続いてＣＶＤ法を用いて、所定の等方
性エッチング方法、例えば後述するウェットエッチング
方法におけるエッチング速度がＢＰＳＧ膜３０より遅い
第２の絶縁膜、例えばＣＶＤ酸化膜３１を膜厚約２００
ｎｍ程度堆積する。
筒状キャパシタを有するＤＲＡＭの製造方法に本発明を
適用した例であり、これをＤＲＡＭの製造方法における
記憶ノード電極部の形成段階より、図１および図２を参
照して説明する。まず、図１（ａ）に示すように、記憶
ノード電極部１の層間絶縁膜１１と層間絶縁膜１１上の
ＳｉＮ膜１２に記憶ノード電極のコンタクトホール１３
を形成し、このコンタクトホール１３にポリシリコン埋
め込みプラグ１４を形成する。次に、減圧ＣＶＤ法等に
より、不純物をドープしたポリシリコン膜１５を膜厚約
１００ｎｍ程度堆積し、更にＣＶＤ法を用いて、第１の
絶縁膜、例えばＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜３０を膜厚約４００
ｎｍ程度堆積し、続いてＣＶＤ法を用いて、所定の等方
性エッチング方法、例えば後述するウェットエッチング
方法におけるエッチング速度がＢＰＳＧ膜３０より遅い
第２の絶縁膜、例えばＣＶＤ酸化膜３１を膜厚約２００
ｎｍ程度堆積する。
【００１４】次に、図１（ｂ）に示すように、フォトレ
ジスト１７を塗布し、パターニングした後、このフォト
レジスト１７をマスクとして、異方性エッチング、例え
ばＲＩＥによる異方性エッチングによりＣＶＤ酸化膜３
１、ＢＰＳＧ膜３０およびポリシリコン膜１５をエッチ
ングし、記憶ノード電極部１にＣＶＤ酸化膜３１、ＢＰ
ＳＧ膜３０およびポリシリコン膜１５による柱状部３２
を形成する。なお、このＣＶＤ酸化膜３１、ＢＰＳＧ膜
３０およびポリシリコン膜１５のエッチング条件は、Ｓ
ｉＮ膜１２がエッチング阻止層として働くようなエッチ
ング選択比を持つ条件とする。
ジスト１７を塗布し、パターニングした後、このフォト
レジスト１７をマスクとして、異方性エッチング、例え
ばＲＩＥによる異方性エッチングによりＣＶＤ酸化膜３
１、ＢＰＳＧ膜３０およびポリシリコン膜１５をエッチ
ングし、記憶ノード電極部１にＣＶＤ酸化膜３１、ＢＰ
ＳＧ膜３０およびポリシリコン膜１５による柱状部３２
を形成する。なお、このＣＶＤ酸化膜３１、ＢＰＳＧ膜
３０およびポリシリコン膜１５のエッチング条件は、Ｓ
ｉＮ膜１２がエッチング阻止層として働くようなエッチ
ング選択比を持つ条件とする。
【００１５】次に、図１（ｃ）に示すように、フォトレ
ジスト１７をマスクとし、所定の等方性エッチング方
法、例えば弗酸系溶液によるウェットエッチング方法に
よるエッチングを行なう。このエッチングにより柱状部
３２のＢＰＳＧ膜３０とＣＶＤ酸化膜３１との横方向が
エッチングされ、ＢＰＳＧ膜３０とＣＶＤ酸化膜３１と
のエッチング速度の差異により、ＢＰＳＧ膜３０がＣＶ
Ｄ酸化膜３１より多くエッチングされて、図１（ｃ）に
示すように、柱状部３２はオーバーハング状の柱状部３
２側壁を持つ形状となる。
ジスト１７をマスクとし、所定の等方性エッチング方
法、例えば弗酸系溶液によるウェットエッチング方法に
よるエッチングを行なう。このエッチングにより柱状部
３２のＢＰＳＧ膜３０とＣＶＤ酸化膜３１との横方向が
エッチングされ、ＢＰＳＧ膜３０とＣＶＤ酸化膜３１と
のエッチング速度の差異により、ＢＰＳＧ膜３０がＣＶ
Ｄ酸化膜３１より多くエッチングされて、図１（ｃ）に
示すように、柱状部３２はオーバーハング状の柱状部３
２側壁を持つ形状となる。
【００１６】次に、図２（ｄ）に示すように、フォトレ
ジスト１７を除去後、記憶ノード電極における筒状のキ
ャパシタの電極とする不純物をドープしたポリシリコン
膜１９をＣＶＤ法により膜厚約１００ｎｍ程度堆積す
る。
ジスト１７を除去後、記憶ノード電極における筒状のキ
ャパシタの電極とする不純物をドープしたポリシリコン
膜１９をＣＶＤ法により膜厚約１００ｎｍ程度堆積す
る。
【００１７】次に、図２（ｅ）に示すように、異方性エ
ッチング法、例えばＲＩＥによる異方性エッチング法に
より、ポリシリコン膜１９をエッチバックして、柱状部
３２側壁のポリシリコン膜１９以外のポリシリコン膜１
９を除去し、続いて弗酸系溶液によるウェットエッチン
グにより、柱状部３２のＣＶＤ酸化膜３０とＢＰＳＧ膜
３１を除去する。これにより、ポリシリコン膜１５に接
続した筒状のキャパシタの電極になる筒状ポリシリコン
膜２０が形成される。次に、窒素雰囲気中の熱処理によ
り、筒状ポリシリコン膜２０やポリシリコン膜１５の表
面の窒化処理をした後、減圧ＣＶＤ法により、キャパシ
タの絶縁膜となるＳｉＮ薄膜２１を膜厚約５ｎｍ程度堆
積する。その後、記憶ノード電極のキャパシタ電極の対
向電極となる不純物をドープしたポリシリコン膜２２を
膜厚約１００ｎｍ程度堆積する。
ッチング法、例えばＲＩＥによる異方性エッチング法に
より、ポリシリコン膜１９をエッチバックして、柱状部
３２側壁のポリシリコン膜１９以外のポリシリコン膜１
９を除去し、続いて弗酸系溶液によるウェットエッチン
グにより、柱状部３２のＣＶＤ酸化膜３０とＢＰＳＧ膜
３１を除去する。これにより、ポリシリコン膜１５に接
続した筒状のキャパシタの電極になる筒状ポリシリコン
膜２０が形成される。次に、窒素雰囲気中の熱処理によ
り、筒状ポリシリコン膜２０やポリシリコン膜１５の表
面の窒化処理をした後、減圧ＣＶＤ法により、キャパシ
タの絶縁膜となるＳｉＮ薄膜２１を膜厚約５ｎｍ程度堆
積する。その後、記憶ノード電極のキャパシタ電極の対
向電極となる不純物をドープしたポリシリコン膜２２を
膜厚約１００ｎｍ程度堆積する。
【００１８】次に、図２（ｆ）に示すように、ＣＶＤ法
によりポリシリコン膜２２上に層間絶縁膜２３を堆積す
る。その後は、常法に準ずる製法により、ＤＲＡＭを作
製する。
によりポリシリコン膜２２上に層間絶縁膜２３を堆積す
る。その後は、常法に準ずる製法により、ＤＲＡＭを作
製する。
【００１９】上述した筒状キャパシタを有するＤＲＡＭ
の製造方法によれば、記憶ノード電極のキャパシタ電極
となる筒状ポリシリコン膜２０がオーバーハング状の柱
状部３２側壁形状を反映して形成されるために、上方が
広くなった筒状ポリシリコン膜２０が形成でき、その後
のＣＶＤ法による層間絶縁膜２３堆積時に、筒状ポリシ
リコン膜２０の内側の層間絶縁膜２３にボイド発生が無
い。従って、上述した製造方法によるＤＲＡＭの信頼性
が向上する。
の製造方法によれば、記憶ノード電極のキャパシタ電極
となる筒状ポリシリコン膜２０がオーバーハング状の柱
状部３２側壁形状を反映して形成されるために、上方が
広くなった筒状ポリシリコン膜２０が形成でき、その後
のＣＶＤ法による層間絶縁膜２３堆積時に、筒状ポリシ
リコン膜２０の内側の層間絶縁膜２３にボイド発生が無
い。従って、上述した製造方法によるＤＲＡＭの信頼性
が向上する。
【００２０】以上、本発明を実施例により説明したが、
本発明はこの実施例に何ら限定されるものではない。例
えば、本発明の実施例では、所定の等方性エッチング方
法を弗酸系溶液によるウェットエッチング方法とし、第
１の絶縁膜をＢＰＳＧ膜、第２の絶縁膜をＣＶＤ酸化膜
として説明したが、所定の等方性エッチング方法を第
１、第２の絶縁膜をエッチング可能なプラズマエッチン
グ方法とし、このプラズマエッチング方法でのエッチン
グ速度の大きい絶縁膜を第１の絶縁膜とし、小さい方を
第２の絶縁膜としてもよい。その他、本発明の技術的思
想の範囲内で、プロセス条件は適宜変更が可能である。
本発明はこの実施例に何ら限定されるものではない。例
えば、本発明の実施例では、所定の等方性エッチング方
法を弗酸系溶液によるウェットエッチング方法とし、第
１の絶縁膜をＢＰＳＧ膜、第２の絶縁膜をＣＶＤ酸化膜
として説明したが、所定の等方性エッチング方法を第
１、第２の絶縁膜をエッチング可能なプラズマエッチン
グ方法とし、このプラズマエッチング方法でのエッチン
グ速度の大きい絶縁膜を第１の絶縁膜とし、小さい方を
第２の絶縁膜としてもよい。その他、本発明の技術的思
想の範囲内で、プロセス条件は適宜変更が可能である。
【００２１】
【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置の製造方法は、記憶ノード電極のキャ
パシタ電極となる筒状ポリシリコン膜をオーバーハング
状の柱状部側壁形状を反映して形成するために、上方が
広くなった筒状ポリシリコン膜が形成でき、その後のＣ
ＶＤ法による層間絶縁膜堆積時に、筒状ポリシリコン膜
の内側の層間絶縁膜にボイド発生が無い。従って、上述
した製造方法による半導体記憶装置の信頼性が向上す
る。
の半導体記憶装置の製造方法は、記憶ノード電極のキャ
パシタ電極となる筒状ポリシリコン膜をオーバーハング
状の柱状部側壁形状を反映して形成するために、上方が
広くなった筒状ポリシリコン膜が形成でき、その後のＣ
ＶＤ法による層間絶縁膜堆積時に、筒状ポリシリコン膜
の内側の層間絶縁膜にボイド発生が無い。従って、上述
した製造方法による半導体記憶装置の信頼性が向上す
る。
【図１】本発明を適用した実施例の工程の前半を工程順
に説明する、ＤＲＡＭの記憶ノード電極部の概略断面図
で、（ａ）はポリシリコン膜、ＣＶＤ酸化膜およびＢＰ
ＳＧ膜を堆積した状態、（ｂ）は異方性エッチング法に
よりＣＶＤ酸化膜、ＢＰＳＧ膜およびポリシリコン膜を
エッチングして柱状部を形成した状態、（ｃ）は等方性
エッチング法により柱状部のＣＶＤ酸化膜とＢＰＳＧ膜
をエッチングした状態である。
に説明する、ＤＲＡＭの記憶ノード電極部の概略断面図
で、（ａ）はポリシリコン膜、ＣＶＤ酸化膜およびＢＰ
ＳＧ膜を堆積した状態、（ｂ）は異方性エッチング法に
よりＣＶＤ酸化膜、ＢＰＳＧ膜およびポリシリコン膜を
エッチングして柱状部を形成した状態、（ｃ）は等方性
エッチング法により柱状部のＣＶＤ酸化膜とＢＰＳＧ膜
をエッチングした状態である。
【図２】本発明を適用した実施例の工程の後半を工程順
に説明する、ＤＲＡＭの記憶ノード電極部の概略断面図
で、（ｄ）はポリシリコン膜を堆積した状態、（ｅ）は
筒状ポリシリコン膜を形成した後、ＳｉＮ膜を堆積し、
ポリシリコン膜を堆積した状態、（ｆ）は層間絶縁膜を
堆積した状態である。
に説明する、ＤＲＡＭの記憶ノード電極部の概略断面図
で、（ｄ）はポリシリコン膜を堆積した状態、（ｅ）は
筒状ポリシリコン膜を形成した後、ＳｉＮ膜を堆積し、
ポリシリコン膜を堆積した状態、（ｆ）は層間絶縁膜を
堆積した状態である。
【図３】従来のＤＲＡＭの製造方法の工程の前半を工程
順に説明する、ＤＲＡＭの記憶ノード電極部の概略断面
図で、（ａ）はポリシリコン膜およびＣＶＤ酸化膜を堆
積した状態、（ｂ）は異方性エッチング法によりＣＶＤ
酸化膜およびポリシリコン膜をエッチングして柱状部を
形成した状態、（ｃ）はポリシリコン膜を堆積した状態
である。
順に説明する、ＤＲＡＭの記憶ノード電極部の概略断面
図で、（ａ）はポリシリコン膜およびＣＶＤ酸化膜を堆
積した状態、（ｂ）は異方性エッチング法によりＣＶＤ
酸化膜およびポリシリコン膜をエッチングして柱状部を
形成した状態、（ｃ）はポリシリコン膜を堆積した状態
である。
【図４】従来のＤＲＡＭの製造方法の工程の後半を工程
順に説明する、ＤＲＡＭの記憶ノード電極部の概略断面
図で、（ｄ）は筒状ポリシリコン膜を形成した後、Ｓｉ
Ｎ膜を堆積し、ポリシリコン膜を堆積した状態、（ｅ）
は層間絶縁膜を堆積した状態である。
順に説明する、ＤＲＡＭの記憶ノード電極部の概略断面
図で、（ｄ）は筒状ポリシリコン膜を形成した後、Ｓｉ
Ｎ膜を堆積し、ポリシリコン膜を堆積した状態、（ｅ）
は層間絶縁膜を堆積した状態である。
【図５】従来のＤＲＡＭの製造方法における、図３
（ｂ）に示す工程での柱状部形成時に柱状部側壁が傾斜
した場合の問題を説明する、図３（ｂ）に対応するＤＲ
ＡＭの記憶ノード電極部の概略断面図である。
（ｂ）に示す工程での柱状部形成時に柱状部側壁が傾斜
した場合の問題を説明する、図３（ｂ）に対応するＤＲ
ＡＭの記憶ノード電極部の概略断面図である。
【図６】従来のＤＲＡＭの製造方法で柱状部の形状が図
５に示す形状となった時の問題を説明する、図４（ｅ）
に対応するＤＲＡＭの記憶ノード電極部の概略断面図で
ある。
５に示す形状となった時の問題を説明する、図４（ｅ）
に対応するＤＲＡＭの記憶ノード電極部の概略断面図で
ある。
１…記憶ノード電極部、１１，２３…層間絶縁膜、１２
…ＳｉＮ膜、１３…コンタクトホール、１４…ポリシリ
コン埋め込みプラグ、１５，１９，２２…ポリシリコン
膜、１６，３１…ＣＶＤ酸化膜、１７…フォトレジス
ト、１８，３２…柱状部、２０…筒状ポリシリコン膜、
２１…ＳｉＮ薄膜、３０…ＢＰＳＧ膜
…ＳｉＮ膜、１３…コンタクトホール、１４…ポリシリ
コン埋め込みプラグ、１５，１９，２２…ポリシリコン
膜、１６，３１…ＣＶＤ酸化膜、１７…フォトレジス
ト、１８，３２…柱状部、２０…筒状ポリシリコン膜、
２１…ＳｉＮ薄膜、３０…ＢＰＳＧ膜
Claims (2)
- 【請求項１】 筒状キャパシタを持つ記憶ノード電極を
有する半導体記憶装置の製造方法において、 層間絶縁膜上にＳｉＮ膜を形成する工程と、 前記ＳｉＮ膜と前記層間絶縁膜に前記記憶ノード電極の
コンタクトホールを形成し、前記コンタクトホールに埋
め込みプラグを形成する工程と、 ポリシリコン膜を堆積する工程と、 第１の絶縁膜を堆積する工程と、 所定の等方性エッチング方法におけるエッチング速度が
前記第１の絶縁膜より遅い第２の絶縁膜を堆積する工程
と、 フォトレジストを塗布してパターニングする工程と、 パターニングした前記フォトレジストをマスクとし、異
方性エッチングにより、前記第２の絶縁膜、前記第１の
絶縁膜および前記ポリシリコン膜をパターニングして柱
状部を形成する工程と、 パターニングした前記フォトレジストをマスクとし、前
記所定の等方性エッチング方法により、前記第１の絶縁
膜および前記第２の絶縁膜の横方向のエッチングをし、
前記柱状部側壁をオーバーハング状にする工程とを有す
ることを特徴とする半導体記憶装置の製造方法。 - 【請求項２】 前記第１の絶縁膜をＣＶＤ酸化膜とし、
前記第２の絶縁膜をＢＰＳＧ膜とし、前記所定の等方性
エッチング方法は弗酸系の溶液によるウェットエッチン
グ方法としたことを特徴とする、請求項１に記載の半導
体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9054815A JPH10256500A (ja) | 1997-03-10 | 1997-03-10 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9054815A JPH10256500A (ja) | 1997-03-10 | 1997-03-10 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256500A true JPH10256500A (ja) | 1998-09-25 |
Family
ID=12981205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9054815A Pending JPH10256500A (ja) | 1997-03-10 | 1997-03-10 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256500A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531362B1 (en) | 1999-06-28 | 2003-03-11 | Hyundai Electronics Industries Co. Ltd. | Method for manufacturing a semiconductor device |
| JP2005167188A (ja) * | 2003-11-28 | 2005-06-23 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
-
1997
- 1997-03-10 JP JP9054815A patent/JPH10256500A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531362B1 (en) | 1999-06-28 | 2003-03-11 | Hyundai Electronics Industries Co. Ltd. | Method for manufacturing a semiconductor device |
| JP2005167188A (ja) * | 2003-11-28 | 2005-06-23 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
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