KR100448852B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

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KR100448852B1 KR10-2001-0084884A KR20010084884A KR100448852B1 KR 100448852 B1 KR100448852 B1 KR 100448852B1 KR 20010084884 A KR20010084884 A KR 20010084884A KR 100448852 B1 KR100448852 B1 KR 100448852B1
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Abstract

본 발명은 반도체 소자의 캐패시터의 제조 방법에 관한 것으로, 특히 시드(Seed)층인 제 1 백금(Pt)층 상에 Al2O3층이 형성된 적층 구조물을 사용하는 전기도금법으로 제 2 백금층의 하부전극을 형성하므로, 산화물 식각 공정의 식각 방지막 역할을 하는 상기 Al2O3층에 의해 캐패시터용 콘택홀 형성 공정 시 발생되는 상기 제 1 백금층의 손상을 방지하여 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.

Description

반도체 소자의 캐패시터 제조 방법{Method for manufacturing a capacitor of semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 시드(Seed)층인 제 1 백금(Pt)층 상에 Al2O3층이 형성된 적층 구조물을 사용하는 전기도금법으로 제 2 백금층의 하부전극을 형성하여 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
일반적으로 캐패시터의 용량은
(극판의 면적×층간물질의 유전상수)÷(양극판의 간격)
으로 표시된다. 상기 캐패시터의 용량을 증가시키기 위해서 극판의 면적을 크게 하거나 유전물질의 유전 상수를 높이기 위해 유전율이 큰 새로운 유전물질의 개발에 노력하여 왔다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 층간 산화막(13)과 질화막(14)을 순차적으로 형성한다.
이어, 하부전극 콘택용 마스크를 사용한 사진 식각 공정에 의해 상기질화막(14)을 식각하고, 상기 층간 산화막(13)을 식각하여 제 1 콘택홀(부호화 하지 않음)을 형성한다.
그리고, 상기 제 1 콘택홀을 포함한 전면에 제 1 다결정 실리콘층을 형성한 후, 상기 층간 산화막(13)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 제 1 다결정 실리콘층을 평탄 식각한다.
이어, 전면 식각 공정으로 상기 제 1 다결정 실리콘층의 상부 부위를 식각하여 실리콘(Si) 플러그(15)를 형성한다.
그리고, 상기 플러그(15)를 포함한 전면에 Ti층(도시하지 않음)을 형성한 후, 전면의 열처리 공정으로 상기 플러그(15)와 Ti층을 반응시켜 (17)을 형성한다.
그 후, 상기 Ti층을 제거하고, 상기 TiSi2층(17)을 포함한 전면에 TiN층(19)을 형성한 다음, 상기 질화막(14)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 TiN층(19)을 평탄 식각한다.
그리고, 상기 TiN층(19)을 포함한 전면에 제 1 백금층(21)을 형성한다.
도 1b를 참조하면, 상기 제 1 백금층(21) 상에 산화막(25)을을 형성한다.
그리고, 캐패시터 콘택 마스크를 사용한 사진 식각 공정에 의해 상기 산화막(25)을 식각 하여 제 2 콘택홀(27)을 형성한다.
도 1c를 참조하면, 상기 제 2 콘택홀(27)을 포함한 산화막(25) 상에 상기 제 1 백금층(21)을 시드로 하는 전기도금법을 사용하여 전면에 제 2 백금층을 형성한다.
그리고, 상기 제 2 백금층을 에치백 하여 하부전극(29)을 형성한다.
도 1d를 참조하면, 상기 하부전극(29)을 마스크로 상기 산화막(25)과 제 1 백금층(21)을 식각한다.
도 1e를 참조하면, 상기 하부전극(29) 상에 BST{(Ba1-XSrx)TiO3}층(31)을 형성한다.
그리고, 상기 BST층(31)의 결정화 증가에 의한 유전특성을 확보하기 위해 전면의 RTP(Rapid Thermal Process) 공정을 실시한다.
이어, 상기 BST층(31) 상에 상부전극(33)을 형성한다.
여기서 종래의 캐패시터용 콘택홀 형성 공정 시 발생되는 제 1 백금층의 손상을 나타낸 사진도인 도 2에서와 같이, 상기 캐패시터 콘택 마스크를 사용한 제 2 콘택홀(27) 형성 공정 시 산화막 식각 가스에 의해 상기 시드층인 제 1 백금층(21)이 손상되는 현상이 발생된다.
종래의 반도체 소자의 캐패시터 제조 방법은 전기도금법을 사용한 백금의 하부전극을 형성하는 공정에 있어서, 캐패시터용 콘택홀 형성 공정 시 산화막 식각 가스에 의해 시드층인 백금층이 손상되어 상기 전기도금법을 사용한 백금의 하부전극 형성 공정이 어려우므로 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 시드층인 제 1 백금층 상에 Al2O3층이 형성된 적층 구조물을 사용하는 전기도금법으로 제 2 백금층의하부전극을 형성하므로, 상기 Al2O3층에 의해 캐패시터용 콘택홀 형성 공정 시 발생되는 상기 제 1 백금층의 손상을 방지하는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.
도 2는 종래의 캐패시터용 콘택홀 형성 공정 시 발생되는 제 1 백금층의 손상을 나타낸 사진도.
도 3a내지 도 3e는 본 발명의 실시 예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.
도 4는 본 발명의 캐패시터용 콘택홀 형성 공정 시의 제 1 백금층의 형상을 나타낸 사진도.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 41 : 반도체 기판 13, 43 : 층간 산화막
14, 44 : 질화막 15, 45 : 플러그
17, 47 : TiSi2층 19, 49 : TiN층
21, 51 : 제 1 백금층 25, 55 : 산화막
27, 57 : 제 2 콘택홀 29, 59 : 하부전극
31, 61 : BST층 33, 63 : 상부전극
53 : Al2O3층
이상의 목적을 달성하기 위한 본 발명은 기판 상에 제 1 콘택홀을 구비한 층간 절연막을 형성하는 단계, 상기 제 1 콘택홀의 매립층인 플러그를 형성하는 단계, 상기 플러그를 포함한 층간 절연막 상에 도전층과 제 1 절연막을 형성하는 단계, 상기 제 1 절연막과 식각 선택비 차이를 갖는 제 2 절연막을 전면에 형성하는 단계, 캐패시터용 마스크를 사용한 사진 식각 공정에 의해 상기 제 2 절연막을 식각하고 상기 제 1 절연막을 식각하여 제 2 콘택홀을 형성하는 단계, 상기 도전층을 시드로 하는 전기도금법을 사용하여 하부전극을 형성하는 단계, 상기 하부전극을 마스크로 상기 제 2 절연막, 제 1 절연막 및 도전층을 식각하여 상기 하부전극을 돌출시키는 단계 및 상기 하부전극 상에 유전막과 상부전극을 순차적으로 형성하는 단계를 포함하는 반도체 소자의 캐패시터의 제조 방법을 제공하는 것과,
상기 도전층을 50 ∼ 1000Å 두께의 백금(Pt)층, 루테늄(Ru)층, 이리듐(Ir)층, 오스뮴(Os)층, 텅스텐(W)층, 몰리브덴(Mo)층, 코발트(Co)층, 니켈(Ni)층, 금(Au)층 및 은(Ag)층 중 선택된 하나 또는 그 이상의 층으로 형성하는 것과,
상기 하부전극을 상기 백금층을 시드로 하고 펄스 또는 역 펄스 그리고 직류전압과 0.1 ∼ 10 mA/㎠의 전류를 사용하는 전기도금법을 실시하여 형성하는 것과,
상기 제 1 절연막을 화학기상 증착법, 리엑티브 스퍼터링, 또는 단원자막 증착법을 실시하여 형성된 50 ∼ 500Å 두께의 Al2O3층으로 형성하는 것과,
상기 Al2O3층을 HF(1) : 물(1) ∼ HF(1) : 물(1000)인 혼합 용액 또는 HF(1) : NH4F(7) ∼ HF(1) : NH4F(500)인 혼합 용액에 5 ∼ 300초 동안 담구어 식각하는 것과,
상기 제 2 절연막을 3000 ∼ 10000Å 두께의 PSG 산화막, USG 산화막 또는 감광막으로 형성하는 것과,
상기 산화막을 HF 용액 또는 HF/NH4F 혼합 용액을 사용한 습식 식각 공정으로 식각하는 것과,
상기 유전막을 400 ∼ 600℃ 온도의 화학기상 증착법에 의한 150 ∼ 500Å 두께의 BST층으로 형성하는 것과,
상기 상부전극을 화학기상 증착법에 의해 형성된 백금층으로 형성하는 것을 특징으로 한다.
본 발명의 원리는 시드층인 제 1 백금층 상에 Al2O3층이 형성된 적층 구조물을 사용하는 전기도금법으로 제 2 백금층의 하부전극을 형성하므로, 산화물 식각 공정의 식각 방지막 역할을 하는 상기 Al2O3층에 의해 캐패시터용 콘택홀 형성 공정 시 발생되는 상기 제 1 백금층의 손상을 방지하기 위한 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명의 실시 예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이고, 도 4는 본 발명의 캐패시터용 콘택홀 형성 공정 시의 제 1 백금층의 형상을 나타낸 사진도 이다.
도 3a를 참조하면, 반도체 기판(41) 상에 층간 산화막(43)과 질화막(44)을 순차적으로 형성한다. 이때, 상기 질화막(44)을 300 ∼ 1000Å의 두께로 형성한다.
이어, 하부전극 콘택용 마스크를 사용한 사진 식각 공정에 의해 상기 질화막(44)을 식각하고, 상기 층간 산화막(43)을 식각하여 제 1 콘택홀(부호화 하지 않음)을 형성한다.
그리고, 상기 제 1 콘택홀을 포함한 전면에 500 ∼ 3000Å 두께의 제 1 다결정 실리콘층을 형성한 후, 상기 층간 산화막(43)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 제 1 다결정 실리콘층을 평탄 식각한다.
이어, 에치백 공정에 의해 상기 제 1 다결정 실리콘층을 500 ∼ 1500Å 두께로 식각하여 플러그(45)를 형성한다.
그리고, 상기 플러그(45)를 포함한 전면에 100 ∼ 300Å 두께의 Ti층(도시하지 않음)을 형성한 후, 전면의 급속 열처리 공정으로 상기 플러그(45)와 Ti층을 반응시켜 TiSi2층(47)을 형성한다.
그 후, 상기 Ti층을 제거하고, 상기 TiSi2층(47)을 포함한 전면에 TiN층(49)을 형성한 다음, 상기 질화막(44)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 TiN층(49)을 평탄 식각한다. 이때, 상기 TiN층(49) 대신에 물리적 기상 증착법 또는 화학기상 증착법에 의해 형성된 TiSiN층, TiAlN층, TaSiN층 및 TaAlN층 중 선택된 하나 또는 그 이상의 층으로 형성할 수 있다.
그리고, 상기 TiN층(49)을 포함한 전면에 50 ∼ 1000Å 두께의 제 1 백금층(51)과 50 ∼ 500Å 두께의 Al2O3층(53)을 순차적으로 형성한다. 이때, 접착층 및 산화물 식각 공정의 식각 방지막 역할을 하는 상기 Al2O3층(53)을 화학기상 증착법, 리엑티브 스퍼터링(Reactive sputtering), 또는 단원자막 증착법을 실시하여 형성한다. 그리고 상기 제 1 백금층(51) 대신에 루테늄(Ru)층, 이리듐(Ir)층, 오스뮴(Os)층, 텅스텐(W)층, 몰리브덴(Mo)층, 코발트(Co)층, 니켈(Ni)층, 금(Au)층 및 은(Ag)층 중 선택된 하나 또는 그 이상의 층으로 형성할 수 있다.
도 3b를 참조하면, 상기 Al2O3층(53) 상에 3000 ∼ 10000Å 두께의 산화막(55)을 화학기상 증착법에 의해 형성한다. 이때, 상기 산화막(55)을 PSG(Phosphor Silicate Glass) 산화막 또는 USG(Undoped Silicate Glass) 산화막으로 형성한다. 그리고 상기 산화막(55) 대신에 감광막을 도포할 수 있다.
그리고, 캐패시터 콘택 마스크를 사용한 사진 식각 공정에 의해 상기 산화막(55)을 식각한 후, 상기 Al2O3층(53)을 식각 하여 제 2 콘택홀(57)을 형성한다. 이때 HF 용액 또는 HF/NH4F 혼합 용액을 사용한 습식 식각 공정으로 상기 산화막(55)을 식각하고, 상기 Al2O3층(53)을 HF(1) : 물(1) ∼ HF(1) : 물(1000)인 혼합 용액 또는 HF(1) : NH4F(7) ∼ HF(1) : NH4F(500)인 혼합 용액에 5 ∼ 300초 동안담구어 식각한다. 여기서 도 4에서와 같이, 상기 Al2O3층(53)의 산화막 식각 가스에 대한 식각 방지막 역할로 상기 제 2 콘택홀(57) 형성 공정 시 상기 제 1 백금층(51)이 손상되는 현상이 발생되지 않는다.
도 3c를 참조하면, 상기 제 2 콘택홀(57)을 포함한 산화막(55) 상에 상기 제 1 백금층(51)을 시드로 하고 펄스(Pulse) 또는 역 펄스 그리고 직류전압과 0.1 ∼ 10 mA/㎠의 전류를 사용하는 전기도금법을 실시하여 상기 제 2 콘택홀(57)을 포함한 산화막(55) 상에 제 2 백금층을 형성한다.
그리고, 상기 제 2 백금층을 에치백 하여 하부전극(59)을 형성한다.
도 3d를 참조하면, 상기 하부전극(59)을 마스크로 상기 산화막(55), Al2O3층(53) 및 제 1 백금층(51)을 식각한다.
도 3e를 참조하면, 상기 하부전극(59) 상에 400 ∼ 600℃ 온도의 화학기상 증착법에 의한 150 ∼ 500Å 두께의 BST{(Ba1-XSrx)TiO3}층(61)을 형성한다.
그리고, 상기 BST층(61)의 결정화 증가에 의한 유전특성을 확보하기 위해 500 ∼ 700℃ 온도의 질소 분위기 하에 30 ∼ 180초 동안 전면의 급속 열처리 공정을 실시한다.
이어, 상기 BST층(61) 상에 상부전극(63)을 형성한다. 이때, 상기 상부전극(63)을 화학기상 증착법에 의해 형성된 백금층으로 형성한다.
본 발명의 반도체 소자의 캐패시터 제조 방법은 시드층인 제 1 백금층 상에접착층 및 산화물 식각 공정의 식각 방지막인 Al2O3층을 형성하므로, 상기 제 1 백금층을 시드로 하는 전기도금법으로 제 2 백금층의 하부전극을 형성하는 공정에 있어서 상기 Al2O3층의 식각 방지 역할로 캐패시터 콘택홀 형성 공정 시 발생되는 상기 제 1 백금층의 손상을 방지하여 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (9)

  1. 기판 상에 제 1 콘택홀을 구비한 층간 절연막을 형성하는 단계;
    상기 제 1 콘택홀의 매립층인 플러그를 형성하는 단계;
    상기 플러그를 포함한 층간 절연막 상에 도전층과 제 1 절연막을 형성하되, 상기 제 1 절연막은 화학기상 증착법, 리엑티브 스퍼터링 또는 단원자막 증착법을 이용하여 50 ∼ 500Å 두께의 Al2O3층으로 형성되는 단계;
    상기 제 1 절연막과 식각 선택비 차이를 갖는 제 2 절연막을 전면에 형성하는 단계;
    캐패시터용 마스크를 사용한 사진 식각 공정에 의해 상기 제 2 절연막을 식각하고 상기 제 1 절연막을 식각하여 제 2 콘택홀을 형성하는 단계;
    상기 도전층을 시드로 하는 전기도금법을 사용하여 하부전극을 형성하는 단계;
    상기 하부전극을 마스크로 상기 제 2 절연막, 제 1 절연막 및 도전층을 식각하여 상기 하부전극을 돌출시키는 단계; 및
    상기 하부전극 상에 유전막을 형성하되, 400 ∼ 600℃ 온도의 화학기상 증착법에 의한 BST층으로 형성하는 단계를 포함하는 반도체 소자의 캐패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 도전층을 50 ∼ 1000Å 두께의 백금(Pt)층, 루테늄(Ru)층, 이리듐(Ir)층, 오스뮴(Os)층, 텅스텐(W)층, 몰리브덴(Mo)층, 코발트(Co)층, 니켈(Ni)층,금(Au)층 및 은(Ag)층 중 선택된 하나 또는 그 이상의 층으로 형성함을 특징으로 하는 반도체 소자의 캐패시터의 제조 방법.
  3. 제 2 항에 있어서,
    상기 하부전극을 상기 백금층을 시드로 하고 펄스 또는 역 펄스 그리고 직류전압과 0.1 ∼ 10 mA/㎠의 전류를 사용하는 전기도금법을 실시하여 형성함을 특징으로 하는 반도체 소자의 캐패시터의 제조 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제1절연막인 Al2O3층의 식각공정은 HF : H2O = 1 : 1∼1000 인 혼합 용액 이나 HF : NH4F = 1 : 7∼500 인 혼합 용액에 5 ∼ 300초 동안 담구어 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 절연막을 3000 ∼ 10000Å 두께의 PSG 산화막, USG 산화막 또는 감광막으로 형성함을 특징으로 하는 반도체 소자의 캐패시터의 제조 방법.
  7. 제 6 항에 있어서,
    상기 산화막을 HF 용액 또는 HF/NH4F 혼합 용액을 사용한 습식 식각 공정으로 식각함을 특징으로 하는 반도체 소자의 캐패시터의 제조 방법.
  8. 제 1 항에 있어서,
    상기 BST 층은 150 ∼ 500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터의 제조 방법.
  9. 제 1 항에 있어서,
    상기 상부전극을 화학기상 증착법에 의해 형성된 백금층으로 형성함을 특징으로 하는 반도체 소자의 캐패시터의 제조 방법.
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