KR100444300B1 - 반도체 소자의 캐패시터 및 그의 제조 방법 - Google Patents

반도체 소자의 캐패시터 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것으로, 특히 보조 전도층/시드(Seed)층인 제 1 백금(Pt)층의 적층 구조물을 사용하는 전기도금법으로 제 2 백금층의 하부전극을 형성하므로, 상기 하부전극 형성 후 상기 제 1 백금층의 건식 식각 공정 시 상기 하부전극 측벽에 상기 제 1 백금층의 잔류층 형성을 방지하기 위해 상기 제 1 백금층의 두께를 감소할 경우, 상기 제 1 백금층의 두께 감소로 인한 제 1 백금층의 저항 증가를 상기 보조 전도층에 의해 상기 제 1 백금층의 저항을 저하시키기 때문에 상기 제 2 백금층의 균일도 확보가 가능하여 캐패시터의 전기적 특성을 향상시키므로 소자의 특성, 수율 및 신뢰성을 향상시키는 특징이 있다.

Description

반도체 소자의 캐패시터 및 그의 제조 방법{Capacitor of semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것으로, 특히 보조 전도층/시드(Seed)층인 제 1 백금(Pt)층의 적층 구조물을 사용하는 전기도금법으로 제 2 백금층의 하부전극을 형성하여 소자의 특성, 수율 및 신뢰성을 향상시키는 반도체 소자의 캐패시터 및 그의 제조 방법 관한 것이다.
일반적으로 캐패시터의 용량은
(극판의 면적×층간물질의 유전상수)÷(양극판의 간격)
으로 표시된다. 그 결과 캐패시터의 용량을 증가시키기 위해서 극판의 면적을 크게 하거나 유전물질의 유전 상수를 높이기 위해 유전율이 큰 새로운 유전물질의 개발에 노력하여 왔다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.
그리고, 도 2는 종래의 하부전극을 마스크로 산화막을 식각 한 후의 형상을 나타낸 사진도이고, 도 3은 종래의 하부전극을 마스크로 시드층인 제 1 백금층을식각 한 후의 형상을 나타낸 사진도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 층간 산화막(13)과 질화막(14)을 순차적으로 형성한다.
이어, 하부전극 콘택용 마스크를 사용한 사진 식각 공정에 의해 상기 질화막(14)을 식각하고, 상기 층간 산화막(13)을 식각하여 제 1 콘택홀(부호화 하지 않음)을 형성한다.
그리고, 상기 제 1 콘택홀을 포함한 전면에 제 1 다결정 실리콘층을 형성한 후, 상기 질화막(14)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 제 1 다결정 실리콘층을 평탄 식각한다.
이어, 전면 식각 공정으로 상기 제 1 다결정 실리콘층의 상부 부위를 식각하여 플러그(15)를 형성한다.
그리고, 상기 플러그(15)를 포함한 전면에 티타늄(Ti)층(도시하지 않음)을 형성한 후, 전면의 열처리 공정으로 상기 플러그(15)와 Ti층을 반응시켜 TiSi2층(17)을 형성한다.
그 후, 상기 Ti층을 제거하고, 상기 TiSi2층(17)을 포함한 전면에 TiN층(19)을 형성한 다음, 상기 질화막(14)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 TiN층(19)을 평탄 식각한다.
그리고, 상기 TiN층(19)을 포함한 전면에 제 1 백금층(21)을 형성한다.
도 1b를 참조하면, 상기 제 1 백금층(21) 상에 산화막(23)을 형성한다.
그리고, 캐패시터 콘택 마스크를 사용한 사진 식각 공정에 의해 상기 산화막(23)을 식각 하여 제 2 콘택홀(25)을 형성한다.
도 1c를 참조하면, 상기 제 2 콘택홀(25)을 포함한 산화막(23) 상에 상기 제 1 백금층(21)을 시드(Seed)로 하는 전기도금법을 사용하여 전면에 제 2 백금층을 형성한다.
그리고, 상기 제 2 백금층을 에치백(Etch-back) 하여 하부전극(27)을 형성한다.
도 1d 및 도 2를 참조하면, 상기 하부전극(27)을 마스크로 상기 산화막(23)을 습식 식각한다.
도 1e 및 도 3을 참조하면, 상기 하부전극(27)을 마스크로 상기 제 1 백금층(21)을 건식 식각한다. 이때 상기 하부전극(27) 측벽에 상기 제 1 백금층(21)의 잔류층(A)이 발생된다.
즉, 상기 제 1 백금층(21)의 건식 식각 공정 시 백금이 부식되지 않은 금속이기 때문에 화학 반응에 의해서 백금을 휘발성 가스로 변화시키는 식각 방식이 아니라, 플라즈마(Plasma)에 의해 가속된 식각 가스를 백금에 충돌시켜 백금을 날려보내는 방법으로 식각하는 스퍼터링(Sputtering) 방법에 의한 식각이기 때문에, 튕겨나간 백금이 상기 하부전극(27) 측벽에 재 증착 되어 상기 제 1 백금층(21)의 잔류층(A)이 발생된다.
또한, 상기 제 1 백금층(21)의 잔류층(A) 발생 현상을 저하시키기 위해 상기 제 1 백금층(21)의 증착 두께를 감소시킬 경우 상기 제 2 백금층의 균일도 확보가어렵다.
즉 500Å 또는 100Å 두께의 백금층의 면저항 측정 결과를 각각 도시한 도면인 도 4를 참조하면, 500Å 두께의 백금층보다 100Å 두께의 백금층의 저항이 큰 측정 결과와 같이 상기 백금층의 두께가 작을수록 상기 백금층의 저항이 증가하기 때문에 상기 제 1 백금층(21) 두께의 감소로 전기도금 공정 시 상기 제 1 백금층(21)의 저항이 증가되어 전면에 균일한 전위인가가 어려워 상기 제 2 백금층의 균일도 확보가 어렵다.
도 1e를 참조하면, 상기 하부전극(27) 상에 유전막(29)과 상부전극(31)을 순차적으로 형성한다.
그러나 종래의 반도체 소자의 캐패시터 및 그의 제조 방법은 전기도금법을 사용한 백금의 하부전극을 형성하는 공정에 있어서 다음과 같은 문제점이 있었다.
첫째, 플러그를 포함한 하부구조물 전면에 전기도금법을 사용하여 하부전극용 백금층을 형성한 후, 하부전극을 형성하기 위한 상기 백금층의 에치백 공정 시 상기 하부전극 측벽에 상기 백금층의 잔류층이 발생되어 캐패시터의 전기적 특성이 저하된다.
둘째, 상기 백금층의 증착 두께를 감소시켜 상기 하부전극 측벽에 상기 백금층의 잔류층이 발생되는 현상을 감소시킬 경우, 상기 백금층 두께의 감소로 전기도금 공정 시 상기 백금층의 저항이 증가되어 하부구조물 전면에 균일한 전위인가가 어려워 상기 백금층의 균일도 확보가 어렵다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 보조 전도층/시드층인 제 1 백금층의 적층 구조물을 사용하는 전기도금법으로 제 2 백금층의 하부전극을 형성하므로, 상기 보조 전도층에 의해 상기 제 1 백금층의 저항을 저하시켜 상기 제 2 백금층의 균일도 확보가 가능한 반도체 소자의 캐패시터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.
도 2는 종래의 하부전극을 마스크로 산화막을 식각 한 후의 형상을 나타낸 사진도.
도 3은 종래의 하부전극을 마스크로 시드층인 제 1 백금층을 식각 한 후의 형상을 나타낸 사진도.
도 4는 500Å 또는 100Å 두께의 백금층의 면저항 측정 결과를 각각 도시한 도면.
도 5a내지 도 5e는 본 발명의 실시 예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 41: 반도체 기판 13, 43: 층간 산화막
14, 44: 질화막 15, 45: 플러그
17, 47: TiSi2층 19, 49 :TiN층
21, 51: 제 1 백금층 23, 55: 산화막
25, 57: 제 2 콘택홀 27, 59: 하부전극
29, 61: 유전막 31, 63: 상부전극
51: 텅스텐층 53: 제 1 백금층
본 발명의 반도체 소자의 캐패시터는 기판 상에 콘택홀을 구비하며 형성되는 층간 절연막, 상기 콘택홀의 매립층인 플러그, 상기 콘택홀 및 그에 인접한 층간 절연막 상에 돌출되어 형성되며 하부전극의 저항 감소용 제 1 도전층, 시드층인 제 2 도전층 및 제 3 도전층의 적층 구조의 하부전극 및 상기 하부전극을 포함한 전면에 순차적으로 형성되는 유전막과 상부전극을 포함하여 구성됨을 특징으로 한다.
그리고 본 발명의 반도체 소자의 캐패시터 제조 방법은 기판 상에 제 1 콘택홀을 구비한 층간 절연막을 형성하는 단계, 상기 제 1 콘택홀의 매립층인 플러그를 형성하는 단계, 상기 플러그를 포함한 층간 절연막 상에 제 1, 제 2 도전층 및 절연막을 형성하는 단계, 캐패시터용 마스크를 사용한 사진 식각 공정에 의해 상기 절연막을 식각하여 제 2 콘택홀을 형성하는 단계, 상기 제 2 도전층을 시드로 하는 전기도금법을 사용하여 상기 제 2 콘택홀 내에 하부전극을 형성하는 단계, 상기 하부전극을 마스크로 상기 절연막, 제 2 도전층 및 제 1 도전층을 식각하여 상기 하부전극을 돌출시키는 단계 및 상기 하부전극 상에 유전막과 상부전극을 순차적으로 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
본 발명의 원리는 시드층인 제 1 백금층을 사용하는 전기도금법으로 제 2 백금층의 하부전극을 형성하는 공정에 있어서, 상기 하부전극 측벽에 상기 제 1 백금층의 잔류층 형성을 방지하기 위해 상기 제 1 백금층의 두께를 감소할 경우, 상기 제 1 백금층의 두께 감소로 인한 제 1 백금층의 저항 증가를 상기 제 1 백금층 하부에 전도층을 형성하여 방지하므로 상기 제 2 백금층의 균일도 확보가 가능하여 캐패시터의 전기적 특성을 향상시켜 소자의 특성, 수율 및 신뢰성을 향상시키는 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 5a내지 도 5e는 본 발명의 실시 예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.
도 5a를 참조하면, 반도체 기판(41) 상에 층간 산화막(43)과 질화막(44)을 순차적으로 형성한다. 이때, 상기 질화막(44)을 300 ∼ 1000Å의 두께로 형성한다.
이어, 하부전극 콘택용 마스크를 사용한 사진 식각 공정에 의해 상기 질화막(44)을 식각하고, 상기 층간 산화막(43)을 식각하여 제 1 콘택홀(부호화 하지 않음)을 형성한다.
그리고, 상기 제 1 콘택홀을 포함한 전면에 화학기상 증착법에 의한 500 ∼ 3000Å 두께의 제 1 다결정 실리콘층을 형성한 후, 상기 층간 산화막(43)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 제 1 다결정 실리콘층을 평탄 식각한다.
이어, 에치백 공정에 의해 상기 제 1 다결정 실리콘층을 500 ∼ 1500Å 두께로 식각하여 플러그(45)를 형성한다.
그리고, 상기 플러그(45)를 포함한 전면에 100 ∼ 300Å 두께의 Ti층(도시하지 않음)을 형성한 후, 전면의 급속 열처리 공정으로 상기 플러그(45)와 Ti층을 반응시켜 TiSi2층(47)을 형성한다.
그 후, 상기 Ti층을 제거하고, 상기 TiSi2층(47)을 포함한 전면에 TiN층(49)을 형성한 다음, 상기 질화막(44)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 TiN층(49)을 평탄 식각한다. 이때, 상기 TiN층(49) 대신에 물리적 기상 증착법 또는 화학기상 증착법에 의해 형성된 TiSiN층, TiAlN층, TaSiN층 및 TaAlN층 중 선택된 하나 또는 그 이상의 층으로 형성할 수 있다.
그리고, 상기 TiN층(49)을 포함한 전면에 100 ∼ 1000Å 두께의 텅스텐(W)층(51)과 30 ∼ 300Å 두께의 제 1 백금층(53)을 순차적으로 형성한다. 이때, 상기 텅스텐(W)층 대신에 티타늄(Ti)층 또는 TiN층으로 형성할 수 있다.
도 5b를 참조하면, 상기 제 1 백금층(53) 상에 5000 ∼ 12000Å 두께의 산화막(55)을 화학기상 증착법에 의해 형성한다. 이때, 상기 산화막(55) 대신에 감광막을 도포할 수 있다.
그리고, 캐패시터 콘택 마스크를 사용한 사진 식각 공정에 의해 상기 산화막(55)을 식각하여 제 2 콘택홀(57)을 형성한다.
도 5c를 참조하면, 상기 제 1 백금층(53)을 시드로 하고 펄스(Pulse) 또는 역 펄스 그리고 직류전압과 0.1 ∼ 10 mA의 전류를 사용하는 전기도금법을 실시하여 상기 제 2 콘택홀(57)을 포함한 산화막(55) 상에 제 2 백금층을 형성한다.
그리고, 상기 제 2 백금층을 에치백 하여 하부전극(59)을 형성한다.
도 5d를 참조하면, 상기 하부전극(59)을 마스크로 상기 산화막(55), 백금층(53) 및 텅스텐층(51)을 식각한다. 이때, HF 또는 HF/NH4F 혼합용액을 사용한 습식 식각 공정을 실시하여 상기 산화막(55)을 식각하고, 건식 식각 공정을 실시하여 상기 백금층(53)과 텅스텐층(51)을 식각한다.
도 5e를 참조하면, 상기 하부전극(59) 상에 유전막(61)과 상부전극(63)을 순차적으로 형성한다. 이때, 상기 유전막(61)을 400 ∼ 600℃ 온도의 화학기상 증착법에 의해 형성된 150 ∼ 500Å 두께의 BST{(Ba1-XSrx)TiO3}층으로 형성하고, 상기 상부전극(63)을 화학기상 증착법에 의해 형성된 백금층으로 형성한다.
본 발명의 반도체 소자의 캐패시터 및 그의 제조 방법은 보조 전도층/시드층인 제 1 백금층의 적층 구조물을 사용하는 전기도금법으로 제 2 백금층의 하부전극을 형성하므로, 상기 하부전극 형성 후 상기 제 1 백금층의 건식 식각 공정 시 상기 하부전극 측벽에 상기 제 1 백금층의 잔류층 형성을 방지하기 위해 상기 제 1 백금층의 두께를 감소할 경우, 상기 제 1 백금층의 두께 감소로 인한 제 1 백금층의 저항 증가를 상기 보조 전도층에 의해 상기 제 1 백금층의 저항을 저하시키기 때문에 상기 제 2 백금층의 균일도 확보가 가능하여 캐패시터의 전기적 특성을 향상시키므로 소자의 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (14)

  1. 기판 상에 콘택홀을 구비하며 형성되는 층간 절연막;
    상기 콘택홀의 매립층인 플러그;
    상기 콘택홀 및 그에 인접한 층간 절연막 상에 돌출되어 형성되며 하부전극의 저항 감소용 제 1 도전층인 텅스텐층이나 티타늄층, 시드층인 제 2 도전층 및 제 3 도전층의 적층 구조의 하부전극;
    상기 하부전극을 포함한 전면에 순차적으로 형성되는 유전막과 상부전극을 포함하는 반도체 소자의 캐패시터.
  2. 제 1 항에 있어서,
    상기 제 1 도전층은 100 ∼ 1000Å 의 두께로 형성함을 특징으로 하는 반도체 소자의 캐패시터.
  3. 제 1 항에 있어서,
    상기 제 2 도전층은 30 ∼ 300Å 두께의 백금층으로 형성됨을 특징으로 하는 반도체 소자의 캐패시터.
  4. 제 3 항에 있어서,
    상기 제 3 도전층은 상기 백금층을 시드로 사용하는 전기도금법에 의한 백금층으로 형성됨을 특징으로 하는 반도체 소자의 캐패시터.
  5. 제 1 항에 있어서,
    상기 유전막은 150 ∼ 500Å 두께의 BST층으로 형성됨을 특징으로 하는 반도체 소자의 캐패시터.
  6. 제 1 항에 있어서,
    상기 상부전극은 백금층으로 형성됨을 특징으로 하는 반도체 소자의 캐패시터.
  7. 기판 상에 제 1 콘택홀을 구비한 층간 절연막을 형성하는 단계;
    상기 제 1 콘택홀의 매립층인 플러그를 형성하는 단계;
    상기 플러그를 포함한 층간 절연막 상에 제 1 도전층인 텅스텐층이나 티타늄층, 제 2 도전층 및 절연막을 형성하는 단계;
    캐패시터용 마스크를 사용한 사진 식각 공정에 의해 상기 절연막을 식각하여 제 2 콘택홀을 형성하는 단계;
    상기 제 2 도전층을 시드로 하는 전기도금법을 사용하여 상기 제 2 콘택홀 내에 하부전극을 형성하는 단계;
    상기 하부전극을 마스크로 상기 절연막, 제 2 도전층 및 제 1 도전층을 식각하여 상기 하부전극을 돌출시키는 단계;
    상기 하부전극 상에 유전막과 상부전극을 순차적으로 형성하는 단계를 포함하는 캐패시터의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 도전층은 100 ∼ 1000Å 의 두께로 형성함을 특징으로 하는 캐패시터의 제조 방법.
  9. 제 7 항에 있어서,
    상기 제 2 도전층을 30 ∼ 300Å 두께의 백금층으로 형성함을 특징으로 하는 캐패시터의 제조 방법.
  10. 제 9 항에 있어서,
    상기 하부전극을 상기 백금층을 시드로 하고 펄스 또는 역 펄스를 사용하며 그리고 직류전압과 0.1 ∼ 10 mA의 전류를 사용하는 전기도금법을 실시하여 형성함을 특징으로 하는 캐패시터의 제조 방법.
  11. 제 7 항에 있어서,
    상기 절연막을 감광막 또는 화학기상 증착법에 의한 5000 ∼ 12000Å 두께의 산화막으로 형성함을 특징으로 하는 캐패시터의 제조 방법.
  12. 제 11 항에 있어서,
    상기 산화막을 HF 또는 HF/NH4F 혼합용액을 사용한 습식 식각 공정을 실시하여 식각함을 특징으로 하는 캐패시터의 제조 방법.
  13. 제 7 항에 있어서,
    상기 유전막을 400 ∼ 600℃ 온도의 화학기상 증착법에 의해 형성된 150 ∼ 500Å 두께의 BST층으로 형성함을 특징으로 하는 캐패시터의 제조 방법.
  14. 제 7 항에 있어서,
    상기 상부전극을 화학기상 증착법에 의해 형성된 백금층으로 형성함을 특징으로 하는 캐패시터의 제조 방법.
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