KR20020001375A - 커패시터 제조 방법 - Google Patents

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Abstract

본 발명은 커패시터 제조 방법에 관한 것으로, 셀 사이즈가 점점 줄어들면서 커패시터의 외관비(Aspect Ratio)가 상대적으로 증가하게 됨에 따라, 오목한(Concave) 구조나 일반적인 노드 구조의 커패시터에서 MOCVD BST 유전체막의 스텝 커버리지(Step Coverage) 특성이 저하되는 문제점과 SiO2막과 하부 전극 상에 형성되는 BST 유전체막의 조성비 차이에 의해 목표로 하는 조성비의 BST 유전체막을 하부 전극 상에 형성하는데 어려움이 있어, 이를 극복하기 위하여 종래의 오목한 하부 전극 구조에서 SiO2가 남아 있던 부분에 커패시터의 상부 전극을 대신 형성하여 BST 유전체막을 하부 전극과 상부 전극 사이에 위치시키므로, SiO2과의 접촉을 제거하여 목표한 조성비로 BST 유전체막을 형성함에 따라 스텝 커버리지 특성이 저하되는 문제점을 해결하므로써 BST 유전체막의 유전 특성을 향상시켜 커패시터의 전기적 특성을 향상시킬 수 있는 커패시터 제조 방법이 개시된다.

Description

커패시터 제조 방법{Method of manufacturing a capacitor}
본 발명은 커패시터 제조 방법에 관한 것으로, 특히 MOCVD법으로 형성한 BST 유전체막의 스텝 커버리지를 향상시키고, 조성비의 변화를 방지하여 커패시터의 유전특성을 향상시킬 수 있는 커패시터 제조 방법에 관한 것이다.
현재 Giga DRAM용 커패시터 재료로 고유전율 BST 박막을 적용하기 위한 연구가 활발히 진행되고 있다. 0.10㎛2이하의 셀 사이즈를 가지는 소자에서는 BST 박막을 유전 재료로 사용하더라도 3차원적 입체 구조의 하부 전극을 형성하거나 오목한(Concave) 구조로 커패시터를 형성하여야 한다. 이때 Pt, Ru 및 Ir 등과 같은 노블 메탈(Nobel Metal)을 이용하여 하부 전극을 형성하기 위해 식각을 하면 하부 전극의 상부는 90°의 프로필(Profile)을 가지고 식각이 되지 않으며 가장 우수하게 식각되는 경우가 약 80°정도 있다. 이렇게 식각될 경우 0.10㎛2이하의 셀에 적용하기가 불가능하다. 결국 이런 문제를 해결하기 위해서는 오목한 구조로 커패시터를 제작하여야 하며, 이때 전극 및 유전체막의 형성은 스텝 커버리지(Step Coverage) 특성이 우수한 CVD 방법을 이용하는 것이 필수적이다. 하지만, 지금 현재 개발되어 있는 Pt CVD용 전구체(Precursor)의 종류가 제한될 뿐만 아니라 고가의 가격대를 형성하고 있어, 보다 낮은 가격의 Ru 전구체를 이용하는 것이 경제적이다. 이렇게 하여 제작되는 커패시터는 컴퓨터의 메인 메모리인 DRAM에서 데이터를 저장하는데 주로 사용되며, 기타 용도로 사용되어지고 있다.
이하, 도 1을 참조하여 종래의 커패시터 제조 방법을 설명하기로 한다.
도 1을 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(1) 상에 제 1 절연막(2)을 형성한 후 소정의 접합 영역이 노출되도록 제 1 콘택홀을 형성한다. 제 1 콘택홀 내부에 콘택 플러그용 폴리실리콘층(3)을 형성하고, 화학적 기계적 연마 공정으로 평탄화한 후에, 전체구조 상에 Si3N4막(6) 및 제 2 절연막(7)을 형성한다. 제 2 절연막(7)의 소정 영역을 식각하여 폴리실리콘층(3)이 노출되면서 제 1 콘택홀보다 넓은 제 2 콘택홀을 형성한다. 이후, 제 2 콘택홀의 측벽 및 저면에 배리어 장벽층(Barrier Layer; 4 및 5) 및 Ru 하부 전극(8)을 형성한다. Ru 하부 전극(8)을 포함한 전체구조 상부에 BST 유전체막(9) 및 상부 전극(10)을 형성한다.
종래 오목한 구조의 커패시터 제조 방법을 보면 전체 하부 전극의 면적은 웨이퍼의 면적 중 10% 이하의 면적을 차지한다. 다시 말해, MOCVD BST 유전체막을 형성하기 전의 웨이퍼 표면을, 보면 표면의 대부분이 절연층인 SiO2막이며 매우 작은 면적이 하부 전극으로 형성되어 있다. 그런데, BST 유전체막은 Ba, St, Ti 및 O2의 4원계로 이루어진 막으로 CVD 방법으로 형성할 경우 하부 기판의 조건에 따라 박막의 조성비가 다르게 나타난다. 또한, 오목한 구조나 일반적인 적층 구조의 커패시터에서는 CVD 방법으로 증착함에도 불구하고 셀 사이즈가 작아짐에 따라 외관비(Aspect Ratio)가 상대적으로 커져 스텝 커버리지 특성이 매우 나빴다. 종래오목한 구조에서 MOCVD BST 유전체막 증착 후의 스텝 커버리지는 약 50%밖에 되지 않아, 0.1㎛2셀 사이즈의 커패시터에서는 커패시터 구조를 형성하는데 큰 어려움을 가지게 된다. 즉, 오목한 구조의 경우, Ba, St, Ti 및 O2의 4원계로 이루어진 기화 상태의 BST가 홀(Hole) 속으로 들어가 BST 유전체막을 형성하기 때문에 TiN이나 기타 다른 박막에 비해 스텝 커버리지 특성이 나쁠 수밖에 없다. 하부 전극이 적층 구조일 경우에도 웨이퍼의 대부분이 SiO2막이고 매우 적은 면적이 전극으로 이루어져 온도차에 의해 스텝 커버리지 특성이 나쁘다. 더욱이, BST 유전체막의 조성비가 다르게 나타날 경우 커패시터의 전기적 특성에 치명적인 문제점을 안겨주게 된다. 그런데, 종래 커패시터의 하부 전극이 형성된 상황에서 MOCVD BST 유전체막을 형성할 경우 SiO2막 상부에 증착된 BST 유전체막과 하부 전극 상부에 형성된 BST 유전체막의 조성비가 다르며, 또한 하부 전극 위에 증착된 BST 유전체막의 조성비가 목표로 했던 조성비와 차이가 발생하게 되어 우수한 전기적 특성의 커패시터를 기대하기가 어렵다. 그리고, 원하는 조성비의 BST 유전체막을 형성하기 위해서는 공정 온도를 높여야 하는데, 이 경우 확산 장벽층으로 사용하는 TiN/Ti막이 산화되며, BST 유전체막의 형성 과정에서 파티클(Particle)이 발생하는 문제점을 피할 수 없게 된다.
따라서, 본 발명은 종래 하부 전극의 구조에서 SiO2막이 남아있던 부분에 상부 전극을 형성하여 BST 유전체막이 SiO2막과 접촉하지 않고, 동일한 물질의 상부 전극 및 하부 전극 사이에 위치하게 형성함으로써, BST 유전체막의 스텝 커버리지를 향상시키고 조성비를 일정하게 하므로써 커패시터의 전기적 특성을 향상시킬 수 있는 커패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 커패시터 제조 방법을 설명하기 위하여 도시한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 커패시터 제조 방법을 설명하기 위하여 순차적을 도시한 단면도.
<도면의 주요 부분에 대한 부호 설명>
1, 21 : 반도체 기판 2, 22 : 제 1 절연막
3, 23 : 폴리시리콘층 4, 24 : TiSi막
5, 25 : TiN 막 6, 26 : Si3N4
7, 27 : 제 2 절연막 10, 28 : 상부 전극
9, 29 : BST 유전체막 8, 30 : 하부 전극
본 발명에 따른 커패시터 제조 방법은 제 1 콘택홀에 의해 접합부가 개방되는 제 1 절연막이 형성된 반도체 기판이 제공되는 단계, 제 1 콘택홀 내부 콘택 플러그를 형성하는 단계, 전체 상부에 Si3N4막 및 제 2 절연막을 순차적으로 형성하는 단계, 상부 전극 마스크를 이용한 식각공정으로 제 2 절연막을 식각하는 단계, 식각된 제 2 콘택홀 내부에 상부전극을 형성하는 단계, 제 2 절연막을 제거하고, 상부 전극의 측벽에 BST 유전체막을 형성하는 단계, 콘택 플러그 상부의 Si3N4막을 제거하는 단계 및 전체 상부에 하부 전극용 귀금속을 형성한 후 화학적 기계적 연마를 실시하여 하부 전극을 형성하는 단계를 포함하여 이루어진다.
상기의 단계에서 콘택 플러그는 TiN/TiSi/Poly-Si 구조로 TiN이 덮여진 플러그 방법을 적용하여 형성한다. TiSi막 및 TiN막으로 이루어진 확산 장벽층 대신에 2원계 질화물 계열의 물질이나, TiSiN, TiAlN 등의 삼원계 질화물 계열의 물질을이용하는 것을 특징으로 하는 커패시터 제조 방법.
Si3N4막은 약 500Å 정도의 두께로 형성한다.
제 2 절연막은 약 5000 내지 15000Å의 두께로 형성한다.
상부 전극 및 하부 전극은 CVD법으로 Pt, Ru, RuOx Ir 및 IrOx 등과 같은 귀금속을 이용하여 약 5000Å 정도의 두께로 형성한다.
BST 유전체막은 CVD법을 이용해 150 내지 300Å의 두께로 형성한다. BST 유전체막을 형성한 후 700 내지 800℃의 온도범위에서 질소분위기 또는 베큠 분위기로 RTA 처리하여 상기 BST 유전체막을 결정화한다. BST 유전체막을 형성한 후 350 내지 550℃의 온도범위에서 산소 분위기로 RTA 처리하거나, N2O 플라즈마 처리 또는 자외선 오존(UV-O3) 처리하여 상기 BST 유전체막에 산소를 보상해 준다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 커패시터 제조 방법을 설명하기 위하여 순차적을 도시한 단면도이다.
도 2a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(21) 상에 제 1 절연막(22)을 형성한 후, 접합부가 노출되도록 제 1 콘택홀을 형성한다. 이후, 제 1 콘택홀 내부에 TiN/TiSi/Poly-Si의 TiN Capped Plug 방법을 적용한 콘택 플러그(23 내지 25)를 형성한다.
TiN/TiSi/Poly-Si의 TiN Capped Plug를 설명하면 다음과 같다. 먼저, 제 1 콘택홀의 일부를 폴리실리콘층(23)을 형성하여 제 1 콘택홀의 일부를 매립한다. 폴리실리콘층 상부에 Ti를 형성하고 열처리하여 TiSi막(24)을 형성한 후 반응하지 않은 Ti를 제거하여 제 1 콘택홀의 일부를 다시 매립한다. 이후, 제 1 콘택홀 내부의 나머지 부분에 TiN막(25)을 형성하여 제 1 콘택홀을 완전히 매립한다. 이렇게, 콘택 플러그(23 내지 25)를 형성한 후에 화학적 기계적 연마 공정으로 제 1 절연막(22)의 표면을 평탄화 한다. TiSi막 및 TiN막(24 및 25)은 후속 공정에서 형성될 하부 전극과의 반응을 막기 위하여 형성하는 확산 장벽층이다. 확산 장벽층(24 및 25)은 2원계 질화물(Nitride) 계열의 물질이나, 내산화성을 높이기 위하여 TiSiN, TiAlN 등의 삼원계 질화물 계열의 물질을 사용할 수 있다.
도 2b를 참조하면, TiN막(25)을 포함한 제 1 절연막(22) 전체 상부에 Si3N4막(26) 및 제 2 절연막(27)을 순차적으로 형성한 후 상부 전극 마스크를 이용하여 제 2 절연막(27)을 식각한다.
Si3N4막(26)은 약 500Å 정도의 두께로 형성하며, 후속 공정에서 제 2 절연막(27)을 식각할 때 하부층을 보호하기 위하여 형성한다. 제 2 절연막(27)은 약 5000 내지 15000Å의 두께로 형성한다.
도 2c를 참조하면, CVD법으로 식각된 제 2 절연막(27)의 내부에 상부 전극(28)을 형성한다.
상부 전극(28)은 Pt, Ru, RuOx Ir 및 IrOx 등과 같이 일함수(WorkFunction)가 큰 귀금속(Noble Metal)을 이용하여 제 2 절연막(27)을 포함한 전체 상부에 형성한 후, 에치백(Etch-Back) 공정이나 화학적 기계적 연마 공정으로 제 2 절연막(27)상의 상부 전극용 귀금속을 제거하여 각각으로 분리해 형성한다. 상부 전극(28)의 높이는 약 5000Å 이상이 되어야 0.1㎛2셀 사이즈에서 원하는 커패시턴스를 확보할 수 있다. 상부 전극용 귀금속을 증착한 후 식각하여 상부 전극을 형성하지 않고, 제 2 절연막인 SiO2막을 형성한 후 상부 전극을 형성하는 이유는 상부 전극용 귀금속을 식각할 경우 귀금속의 상부가 경사지게 식각되어 0.1㎛2셀 사이즈에서는 적용하는데 한계가 있다. 이를 극복하기 위해 식각 프로필(Etch Profile)이 거의 수직으로 나타나는 SiO2막을 형성하고 식각한 다음, 상부 전극(28)을 형성할 경우 거의 직각 형태의 상부 전극(28)을 얻을 수 있다.
도 2d를 참조하면, 상부 전극(28) 사이의 제 2 절연막(27)을 제거한다.
도 2e를 참조하면, 상부 전극(28)을 포함한 전체 상부에 CVD법으로 BST막을 형성한 후, BST막을 결정화시키기 위하여 RAT 처리를 실시한다. BST막을 결정화시키는 과정에서 빠져나간 산소를 보상해 주기 위하여 RTA(Rapid Temperature anneal) 처리를 한다. 이후, 이방성 식각 공정으로 상부 전극(28)의 측벽에만 BST막을 잔류시켜 BST 유전체막(29)을 형성한다.
BST막을 결정화시키는 RTA 처리는 700 내지 800℃의 온도범위에서 질소분위기로 실시한다. BST막의 결정화 처리는 상부 전극(28) 상의 BST막을 제거한 후에실시할 수도 있다. BST막에 산소를 보상하기 위한 RTA처리는 350 내지 550℃의 온도범위에서 산소 분위기로 실시하거나, N2O 플라즈마 처리 또는 자외선 오존(UV-O3) 처리를 한다. BST 유전체막(29)은 150 내지 300Å의 두께로 형성한다. BST막에 산소를 보상하기 위한 RTA처리는 상부 전극(28) 상의 BST막을 제거한 후에 실시할 수도 있다.
도 2f를 참조하면, TiN막(25) 상의 Si3N4막(26)을 식각한 후 하부 전극(30)을 형성한다.
하부 전극(30)은 전체 상부에 상부 전극(28)을 형성한 Pt, Ru, RuOx Ir 및 IrOx 등과 같은 귀금속을 형성한 후 화학적 기계적 연마 공정으로 상부 전극(28) 및 BST 유전체막(29) 상의 귀금속을 제거하여 각각으로 분리시켜 형성한다. 하부 전극(30) 형성한 후에 BST 유전체막(29)에 산소를 보상하기 위한 RTA처리를 실시할 수도 있다.
본 발명에서는 종래의 문제점으로 제기된 BST 유전체막(29)의 스텝 커버리지 문제 및 조성 문제점을 해결하기 위해, 종래 구조에서 제 2 절연막인 SiO2막이 남아 있던 부분을 커패시터의 상부 전극(28)으로 대신 형성한다. 이러한 공정 기술은 웨이퍼의 대부분이 전극 물질로 덮여있어 CVD BST 유전체막의 조성이 변하는 문제점을 해결할 수 있다. 또한, 낮은 온도에서 BST막을 CVD법으로 형성하여도 박막의 조성을 맞출 수 있으므로 파티클 발생도 줄일 수 있다. 이와 같이, 커패시터를 형성함으로써 스텝 커버리지 문제도 해결할 수 있다. 즉, 커패시터의 구조가 홀 형태가 아닌 적층 구조이면서, 기존의 적층 구조와 달리 BST막이 증착되는 웨이퍼 표면의 대부분이 전극 물질로 이루어져 있어, 웨이퍼 표면의 온도차가 없어 BST막이 균일한 두께로 형성될 수 있다.
상술한 바와 같이, 본 발명은 커패시터의 구조를 달리하여 스텝 커버리지 특성을 향상시키고, 목표한 BST 유전체막의 조성을 이룰 수 있어 커패시터의 전기적 특성을 향상시키는 효과가 있다.

Claims (10)

  1. 제 1 콘택홀에 의해 접합부가 개방되는 제 1 절연막이 형성된 반도체 기판이 제공되는 단계;
    상기 제 1 콘택홀 내부 콘택 플러그를 형성하는 단계;
    전체 상부에 Si3N4막 및 제 2 절연막을 순차적으로 형성하는 단계;
    상부 전극 마스크를 이용한 식각공정으로 상기 제 2 절연막을 식각하는 단계;
    상기 식각된 제 2 콘택홀 내부에 상부전극을 형성하는 단계;
    상기 제 2 절연막을 제거하고, 상기 상부 전극의 측벽에 BST 유전체막을 형성하는 단계;
    상기 콘택 플러그 상부의 상기 Si3N4막을 제거하는 단계; 및
    전체 상부에 하부 전극용 귀금속을 형성한 후 화학적 기계적 연마를 실시하여 하부 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 커패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 콘택 플러그는 TiN/TiSi/Poly-Si 구조로 TiN이 덮여진 플러그 방법을적용하여 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 TiSi막 및 TiN막의 확산 장벽층 대신에 2원계 질화물 계열의 물질이나, TiSiN, TiAlN 등의 삼원계 질화물 계열의 물질을 이용하는 것을 특징으로 하는 커패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 Si3N4막은 약 500Å 정도의 두께로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 절연막은 약 5000 내지 15000Å의 두께로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 상부 전극 및 하부 전극은 CVD법으로 Pt, Ru, RuOx Ir 및 IrOx 등과 같은 귀금속을 이용하여 약 5000Å 정도의 두께로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  7. 제 1 항에 있어서,
    상기 BST 유전체막은 CVD법으로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  8. 제 1 항에 있어서,
    상기 BST 유전체막을 형성한 후 700 내지 800℃의 온도범위에서 질소분위기 또는 베큠 분위기로 RTA 처리하여 상기 BST 유전체막을 결정화하는 것을 특징으로 하는 커패시터 제조 방법.
  9. 제 1 항에 있어서,
    상기 BST 유전체막을 형성한 후 350 내지 550℃의 온도범위에서 산소 분위기로 RTA 처리하거나, N2O 플라즈마 처리 또는 자외선 오존(UV-O3) 처리하여 상기 BST 유전체막에 산소를 보상해 주는 것을 특징으로 하는 커패시터 제조 방법.
  10. 제 1 항에 있어서,
    상기 BST 유전체막은 150 내지 300Å의 두께로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
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