KR20020001254A - 커패시터 제조 방법 - Google Patents

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Abstract

본 발명에 커패시터 제조 방법에 관한 것으로, Ru을 이용하여 하부 전극을 형성하는 커패시터에 있어서, Ru 하부 전극을 형성하고 화학 기상 증착법으로 BST 유전체막을 형성한 후 결정화를 위한 열처리를 실시할 때, Ru 하부 전극이 산화되어 BST 유전체막과 Ru 하부 전극간의 계면 형태(Morphology)가 나빠져 전기적 특성이 저하되고, 또한 BST 유전체막 열처리시 유전체막 내의 산소를 Ru 하부 전극으로 빼앗겨 전체적인 누설 전류 특성이 저하되는 것을 방지하기 위하여, Ru 하부 전극을 형성하고 N2O 플라즈마 처리를 통하여 Ru 하부 전극의 표면을 산화시켜 얇은 RuOx막을 형성함으로써 BST 유전체막과의 계면 형태를 균일하게 하고, BST 유전체막 내의 산소를 유지하므로써 우수한 누설 전류 특성을 가지는 커패시터를 제조할 수 있는 커패시터 제조 방법이 개시된다.

Description

커패시터 제조 방법{Method of manufacturing a capacitor}
본 발명은 커패시터 제조 방법에 관한 것으로, 특히 Ru를 이용하여 하부 전극을 형성할 경우, 누설 전류 특성을 향상시킬 수 있는 커패시터 제조 방법에 관한 것이다.
현재 Giga DRAM용 커패시터 재료로 고유전율 BST 박막을 적용하기 위한 연구가 활발히 진행되고 있다. 0.10㎛2이하의 셀 사이즈를 가지는 소자에서는 BST 박막을 유전 재료로 사용하더라도 3차원적 입체 구조의 하부 전극을 형성하거나 오목한(Concave) 구조로 커패시터를 형성하여야 한다. 이때 Pt, Ru 및 Ir 등과 같은 노블 메탈(Nobel Metal)을 이용하여 하부 전극을 형성하기 위해 식각을 하면 하부 전극의 상부는 90°의 프로필(Profile)을 가지고 식각이 되지 않으며 가장 우수하게 식각되는 경우가 약 80°정도 있다. 이렇게 식각될 경우 0.10㎛2이하의 셀에 적용하기가 불가능하다. 결국 이런 문제를 해결하기 위해서는 오목한 구조로 커패시터를 제작하여야 하며, 이때 전극 및 유전체막의 형성은 스텝 커버리지(Step Coverage) 특성이 우수한 CVD 방법을 이용하는 것이 필수적이다. 하지만, 지금 현재 개발되어 있는 Pt CVD용 전구체(Precursor)의 종류가 제한될 뿐만 아니라 고가의 가격대를 형성하고 있어, 보다 낮은 가격의 Ru 전구체를 이용하는 것이 경제적이다. 이렇게 하여 제작되는 커패시터는 컴퓨터의 메인 메모리인 DRAM에서 데이터를 저장하는데 주로 사용되며, 기타 용도로 사용되어지고 있다.
이하, 도 1을 참조하여 종래의 커패시터 제조 방법을 설명하기로 한다.
도 1을 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(1) 상에 제 1 절연막(2)을 형성한 후 소정의 접합 영역이 노출되도록 제 1 콘택홀을 형성한다. 제 1 콘택홀 내부에 콘택 플러그용 폴리실리콘층(3)을 형성하고, 화학적 기계적 연마 공정으로 평탄화한 후에, 전체구조 상에 Si3N4막(5) 및 제 2 절연막(7)을 형성한다. 제 2 절연막(7)의 소정 영역을 식각하여 폴리실리콘층(3)이 노출되면서 제 1 콘택홀보다 넓은 제 2 콘택홀을 형성한다. 이후, 제 2 콘택홀의 측벽 및 저면에 배리어 장벽층(Barrier Layer; 6) 및 Ru 하부 전극(8)을 형성한다. Ru 하부 전극(8)을 포함한 전체구조 상부에 BST 유전체막(10) 및 상부 전극(11)을 형성한다.
상기한 바와 같이, 종래의 커패시터 제조 방법은 Ru 하부 전극(8) 위에 BST유전체막(10)과 상부 전극(11)을 증착하여 커패시터를 형성하였다. 이 과정에서, 스퍼터링이나 CVD법으로 Ru 하부 전극(8)을 형성한 후, 불순물 제거를 위해 질소 분위기에서 열처리를 실시한다. 이후, CVD법으로 BST 유전체막(10)을 형성하고 BST 유전체막(10)의 결정화를 위해 고온 열처리를 실시할 경우, Ru 하부 전극(8)의 표면이 산화되어 BST 유전체막(10)과 Ru 하부 전극(8)간의 계면 특성이 저하되어 커패시터의 전기적 특성에 나쁜 영향을 준다. 또한, Ru 하부 전극(8) 상부에 BST 유전체막(10)을 형성하고 열처리를 실시할 경우, BST 유전체막(10) 내부의 산소가 Ru과 결합하여 RuOx막을 형성하게 된다. 결국, BST 유전체막(10)에서 산소가 빠져나가게 되어 정상적인 BST 유전체막(10)을 형성할 수 없게 된다. 따라서, BST 유전체막(10)과 Ru 하부 전극(8)간의 경계면에서 BST 유전체막(10)의 누설 전류 흐름을 억제할 수 있는 장벽 높이(Barrier Height)가 낮아져 누설 전류가 매우 높게 나타난다.
따라서, 본 발명은 Ru 하부 전극의 표면을 N2O 플라즈마 처리하여 미리 얇은 산화층을 형성하므로써, BST 유전체막 형성 후 열처리시 BST 유전체막 내부의 산소와 Ru 하부 전극과의 반응을 억제하고, BST 유전체막의 특성이 저하되는 것을 방지하여 누설 전류 특성을 향상시킬 수 있는 커패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 커패시터 제조 방법을 설명하기 위하여 도시한 단면도.
도 2a 내지 도 2g는 본 발명에 따른 커패시터 제조 방법을 설명하기 위하여 순차적을 도시한 단면도.
도 3은 종래의 커패시터와 본 발명에 따른 커패시터의 누설 전류 특성을 비교하기 위하여 도시한 특성 그래프.
<도면의 주요 부분에 대한 부호 설명>
1, 21 : 반도체 기판 2, 22 : 제 1 절연막
3, 23 : 폴리시리콘층 4, 24 : TiSi막
6, 25 : TiN 막 5, 26 : Si3N4
7, 27 : 제 2 절연막 8, 28 : Ru 하부 전극
29 : RuOx 10, 30 : BST 유전체막
11, 31 : 상부 전극
A : 종래의 제 1 누설전류 특성 그래프
B : 종래의 제 2 누설전류 특성 그래프
C : 본 발명의 제 3 누설전류 특성 그래프
D : Pt 하부 전극 적용시 누설 전류 특성 그래프
본 발명에 따른 커패시터 제조 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 제 1 콘택홀에 의해 접합부가 개방되는 제 1 절연막이 형성된 반도체 기판이 제공되는 단계; 제 1 콘택홀 내부 콘택 플러그를 형성하는 단계, 전체 상부에 Si3N4막 및 제 2 절연막을 순차적으로 형성하는 단계, 제 2 절연막에 제 2 콘택홀을 형성하고, 노출된 Si3N4막을 식각하여 콘택 플러그가 노출되는 단계, 제 2 콘택홀의 측벽 및 저면에 Ru 하부 전극을 형성하는 단계, Ru 하부 전극 상에 RuOx막을 형성하는 단계 및 전체 상부에 유전체막 및 상부 전극을 순차적으로 형성하는 단계를 포함하여 이루어진다.
상기의 단계에서 콘택 플러그는 TiN/TiSi/Poly-Si의 TiN Capped Plug 방법을 적용하여 형성한다. 또한, TiSi막 및 TiN막으로 이루어지는 확산 장벽층 대신에 2원계 질화물 계열의 물질이나, TiSiN, TiAlN 등의 삼원계 질화물 계열의 물질을 이용하여 형성할 수도 있다.
Si3N4막은 약 500Å 정도의 두께로 형성한다.
제 2 절연막은 약 5000Å 정도의 두께로 형성한다.
제 2 콘택홀은 제 1 콘택홀 상부에 형성되며, 적어도 제 1 콘택홀보다 크거나 같은 사이즈로 형성된다.
Ru 하부 전극은 CVD법으로 형성한다.
RuOx막은 약 100Å정도의 두께로 형성하며, 300 내지 500℃의 온도범위에서 1 내지 2Torr의 압력과 100 내지 500W의 전력으로 N2O 플라즈마 처리로 형성한다.
BST 유전체막은 CVD법을 이용해 150 내지 300Å 두께로 형성하고, BST 유전체막을 형성한 후에 700 내지 800℃의 온도범위에서 질소 분위기로 RTA 처리하여 BST 유전체막을 결정화시킨다. BST 유전체막을 결정화시킨 후에는 350 내지 550℃의 온도범위에서 산소 분위기로 RTA 처리하여 산소를 보충해주거나, 600 내지 800℃의 온도 범위에서 질소 분위기 또는 베큠 분위기로 열처리하여 산소를 보충해준다.
상부 전극은 Ru, RuOx, Pt, Ir, IrOx 등의 귀금속을 이용하여 형성하고, 상부 전극 형성 후에는 400 내지 700℃의 온도에서 질소 분위기로 열처리하거나, N2O 플라즈마 처리 또는 자외선 오존 처리하여 불순물을 제거한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명에 따른 커패시터 제조 방법을 설명하기 위하여 순차적을 도시한 단면도이다.
도 2a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(21) 상에 제 1 절연막(22)을 형성한 후, 접합부가 노출되도록 제 1 콘택홀을 형성한다. 이후, 제 1 콘택홀 내부에 TiN/TiSi/Poly-Si의 TiN Capped Plug 방법을적용한 콘택 플러그(23 내지 25)를 형성한다.
TiN/TiSi/Poly-Si의 TiN Capped Plug를 설명하면 다음과 같다. 먼저, 제 1 콘택홀의 일부를 폴리실리콘층(23)을 형성하여 제 1 콘택홀의 일부를 매립한다. 폴리실리콘층 상부에 Ti를 형성하고 열처리하여 TiSi막(24)을 형성한 후 반응하지 않은 Ti를 제거하여 제 1 콘택홀의 일부를 다시 매립한다. 이후, 제 1 콘택홀 내부의 나머지 부분에 TiN막(25)을 형성하여 제 1 콘택홀을 완전히 매립한다. 이렇게, 콘택 플러그(23 내지 25)를 형성한 후에 화학적 기계적 연마 공정으로 제 1 절연막(22)의 표면을 평탄화 한다. TiSi막 및 TiN막(24 및 25)은 후속 공정에서 형성될 하부 전극과의 반응을 막기 위하여 형성하는 확산 장벽층이다. 확산 장벽층(24 및 25)은 2원계 질화물(Nitride) 계열의 물질이나, 내산화성을 높이기 위하여 TiSiN, TiAlN 등의 삼원계 질화물 계열의 물질을 사용할 수 있다.
도 2b를 참조하면, TiN막(25)을 포함한 제 1 절연막(22) 전체 상부에 Si3N4막(26) 및 제 2 절연막(27)을 순차적으로 형성한다.
Si3N4막(26)은 약 500Å 정도의 두께로 형성하며, 후속 공정에서 제 2 절연막(27)을 식각할 때 하부층을 보호하기 위하여 형성한다. 제 2 절연막(27)은 약 5000Å 정도의 두께로 형성한다.
도 2c를 참조하면, 하부 전극 마스크를 이용한 식각 공정으로 제 2 절연막(27) 및 Si3N4막(26)을 순차적으로 식각한다. 식각 공정으로 제 2 절연막(27)에는 제 1 콘택홀의 윗부분으로 제 2 콘택홀이 형성된다. 제 2 콘택홀은 제 1 콘택홀보다 최소한 같거나 넓게 형성된다.
도 2d를 참조하면, 제 2 콘택홀을 포함한 제 2 절연막(27) 상부에 CVD법으로 Ru막을 형성하고, 화학적 기계적 연마로 제 2 절연막(27) 상부에 존재하는 Ru막을 제거하여 Ru막을 분리해 Ru 하부 전극(28)을 형성한다.
Ru막을 분리할 때 에치-백(Etch-Back) 공정을 이용할 경우에는 감광막 패턴을 이용하여 제 2 절연막(27) 상에 있는 Ru막을 식각한다. 형성된 Ru 하부 전극(28)의 높이는 일반적으로 5000Å 이상이 되어야 0.1㎛2셀 사이즈에서 원하는 커패시턴스를 확보할 수 있다. Ru 하부 전극(28)을 형성하는 과정에서, 먼저 Ru막을 형성한 후 식각공정을 실시하여 Ru 하부전극을 형성하지 않고, SiO2막을 형성한 후 SiO2막을 이용하여 Ru 하부 전극(28)을 형성하는 이유는, Pt, Ru 및 Ir 등과 같은 귀금속(Noble Metal)을 식각할 경우 전극의 상부가 경사지게 형성되어 0.1㎛2셀 사이즈에 적용하는데 한계가 있기 때문에, 식각 프로필(Etch Profile)이 거의 수직하게 나타나는 SiO2막을 형성하고 식각 후 전극을 형성할 경우 거의 직각의 형태를 가진 전극을 얻을 수 있다.
도 2e를 참조하면, Ru 하부 전극(29)의 표면을 N2O 플라즈마 처리하여 약 100Å정도의 RuOx막(29)을 형성한다.
N2O 플라즈마 처리 공정은 1 내지 2Torr의 압력과 100 내지 500W의 전력으로 300 내지 500℃의 온도범위에서 실시한다.
도 2f를 참조하면, RuOx막(29)을 포함한 전체 상부에 CVD법으로 150 내지 300Å 두께의 BST 유전체막(30)을 형성한다. BST 유전체막(30)을 형성한 후에는, 결정화시키기 위하여 700 내지 800℃의 온도범위에서 질소 분위기로 RTA(Rapid Temperature Anneal)처리한다. 또한, 결정화 과정 중 BST 유전체막(30) 표면에서 빠져나간 산소를 보충해주기 위해 350 내지 550℃의 온도범위에서 산소 분위기로 RTA 처리하거나, 600 내지 800℃의 온도 범위에서 질소 분위기 또는 베큠(Vacuum) 분위기로 열처리한다.
도 2g를 참조하면, BST 유전체막(30) 상부에 CVD법으로 상부전극(31)을 형성한다. 상부 전극(31)으로는 Ru, RuOx, Pt, Ir, IrOx 등의 귀금속을 이용하여 형성한다. 상부 전극(31) 증착 후 상부 전극(31) 내의 불순물을 제거하기 위하여 400 내지 700℃의 온도에서 질소 분위기로 열처리하거나, N2O 플라즈마 처리 또는 자외선 오존 처리를 한다.
상술한 바와 같이, Ru 하부 전극(28)의 표면을 N2O 플라즈마 처리하여 미리 산화시킨 RuOx막(29)을 형성하므로써 CVD BST 유전체막(30)이 형성할 때, 또는 형성 후 결정화를 위한 열처리 시 Ru 하부 전극(28)이 산화되어 BST 유전체막(30)과의 계면 특성이 저하되는 것을 방지하며, BST 유전체막(30) 열처리시 BST 유전체막(30) 내의 산소를 Ru 하부 전극(28)으로 빼았기는 것을 방지할 수 있다.
도 3은 종래의 커패시터와 본 발명에 따른 커패시터의 누설 전류 특성을 비교하기 위하여 도시한 특성 그래프이다. 도면 부호 A 및 B는 종래 기술에 의한 누설 전류 특성 그래프이다. 그 중 도면 부호 A는 Ru 하부 전극을 형성하고, BST 유전체막을 형서한 후 Pt 상부 전극을 증착하였을 경우의 누설 전류 특성 그래프이다. 도면 부호 B는 Ru 하부 전극의 표면을 N2O 플라즈마 분위기로 RTA 처리하고, BST 유전체막을 형서한 후 Pt 상부 전극을 증착하였을 경우의 누설 전류 특성 그래프이다. 도면 부호 C는 Pt를 이용하여 하부 전극을 형성하고, BST 유전체막을 형서한 후 Pt 상부 전극을 증착하였을 경우의 누설 전류 특성 그래프이다. 도면 부호 C는 본 발명에 의한 누설 전류 특성 그래프이다. 도시한 바와 같이, 본 발명에 의해 얻은 누설 전류 특성은 Pt을 이용하여 제조한 커패시터와 거의 동일한 수준의 I-V 특성을 얻을 수 있다.
상술한 바와 같이, 본 발명은 Ru 하부 전극의 표면에 얇은 RuOx막을 미리 형서하므로써 Pt 하부 전극을 이용해 형성한 커패시터의 우수한 누설 전류 특성과 거의 동일한 수준의 전기적 특성을 얻을 수 있는 효과가 있다.

Claims (15)

  1. 제 1 콘택홀에 의해 접합부가 개방되는 제 1 절연막이 형성된 반도체 기판이 제공되는 단계;
    상기 제 1 콘택홀 내부 콘택 플러그를 형성하는 단계;
    전체 상부에 Si3N4막 및 제 2 절연막을 순차적으로 형성하는 단계;
    상기 제 2 절연막에 제 2 콘택홀을 형성하고, 노출된 상기 Si3N4막을 식각하여 상기 콘택 플러그가 노출되는 단계;
    상기 제 2 콘택홀의 측벽 및 저면에 Ru 하부 전극을 형성하는 단계;
    상기 Ru 하부 전극 상에 RuOx막을 형성하는 단계; 및
    전체 상부에 유전체막 및 상부 전극을 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 하는 커패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 콘택 플러그는 TiN/TiSi/Poly-Si 구조로 TiN이 덮여진 플러그 방법을 적용하여 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  3. 제 2 항에 있어서,
    상기 TiSi막 및 TiN막의 확산 장벽층 대신에 2원계 질화물 계열의 물질이나, TiSiN, TiAlN 등의 삼원계 질화물 계열의 물질을 이용하는 것을 특징으로 하는 커패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 Si3N4막은 약 500Å 정도의 두께로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 절연막은 약 5000Å 정도의 두께로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 콘택홀은 상기 제 1 콘택홀 상부에 형성되며, 적어도 상기 제 1 콘택홀보다 크거나 같은 사이즈로 형성되는 것을 특징으로 하는 커패시터 제조 방법.
  7. 제 1 항에 있어서,
    상기 Ru 하부 전극은 CVD법으로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  8. 제 1 항에 있어서,
    상기 RuOx막은 약 100Å정도의 두께로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  9. 제 1 항에 있어서,
    상기 RuOx막은 300 내지 500℃의 온도범위에서 1 내지 2Torr의 압력과 100 내지 500W의 전력으로 N2O 플라즈마 처리로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  10. 제 1 항에 있어서,
    상기 BST 유전체막은 CVD법을 이용해 150 내지 300Å 두께로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  11. 제 1 항에 있어서,
    상기 BST 유전체막을 형성한 후에 700 내지 800℃의 온도범위에서 질소 분위기로 RTA 처리하여 상기 BST 유전체막을 결정화시키는 것을 특징을 하는 커패시터 제조 방법.
  12. 제 11 항에 있어서,
    상기 BST 유전체막을 결정화시킨 후에 350 내지 550℃의 온도범위에서 산소 분위기로 RTA 처리하여 산소를 보충해주는 것을 특징으로 하는 커패시터 제조 방법.
  13. 제 11 항에 있어서,
    상기 BST 유전체막을 결정화시킨 후에 600 내지 800℃의 온도 범위에서 질소 분위기 또는 베큠 분위기로 열처리하여 산소를 보충해주는 것을 특징으로 하는 커패시터 제조 방법.
  14. 제 1 항에 있어서,
    상기 상부 전극은 Ru, RuOx, Pt, Ir, IrOx 등의 귀금속을 이용하여 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  15. 제 1 항에 있어서,
    상기 상부 전극 형성 후에 400 내지 700℃의 온도에서 질소 분위기로 열처리하거나, N2O 플라즈마 처리 또는 자외선 오존 처리하여 불순물을 제거하는 것을 특징으로 하는 커패시터 제조 방법.
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