DE10130626B4 - Verfahren zur Herstellung eines Halbleiterspeicherelements mit einem mit einer Kondensatorelektrode verbundenen Anschluss - Google Patents
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Abstract
ein Halbleitersubstrat (20) wird zur Verfügung gestellt, wobei eine Gate-Elektrode auf dem Halbleitersubstrat (20) gebildet wird und wobei Source/Drain-Übergänge in dem Halbleitersubstrat (20) gebildet werden;
eine Zwischenisolationsschicht (21, 22) wird über dem Halbleitersubstrat (20) gebildet;
die Zwischenisolationsschicht (21, 22) wird geätzt, um ein Kontaktloch (100) zu bilden;
ein Kondensator-Anschluss (23) wird gebildet, wobei eine Diffusionsbarrierenschicht (23C) und eine leitende Schicht (23D) in dem Kontaktloch (100) zur Bildung des Anschlusses dienen, und wobei die leitende Schicht (23D) auf der Diffusionsbarrierenschicht (23C) mit einem Material gebildet wird, welches in der Lage ist, Strom ungeachtet dessen zu leiten, dass die leitende Schicht (23D) oxidiert ist;
eine Keimschicht (24) wird auf der leitenden Schicht gebildet;
eine Haftschicht (25) wird auf der Keimschicht (24) gebildet;
eine Opferschicht (26) wird auf der Haftschicht (25) gebildet;
die Opferschicht (26) und die...
Description
- Gebiet der Erfindung
- Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterspeicherelementes; und insbesondere auf ein Verfahren zur Herstellung eines Kondensators eines Halbleiterspeicherelementes.
- Beschreibung des Standes der Technik
- Eine DRAM (englisch: dynamic random access memory = dynamischer Speicher mit wahlfreiem Zugriff) Zelle ist ein Halbleiter-Speicherelement, welches typischerweise einen Transistor und einen Kondensator aufweist, in welcher ein Datenbit in einer Zelle unter Verwendung einer elektrischen Ladung gespeichert ist. Ein Kondensator besteht aus einer unteren Elektrode, einer dielektrischen Schicht und einer oberen Elektrode. Eine Elektrode des Kondensators ist mit dem source/drain-Übergang des Transistors verbunden. Eine andere Elektrode des Kondensators ist mit einer Referenzspannungsleitung verbunden.
- Fortschritte in Computeranwendungen haben das Verlangen nach Speicherbausteinen mit höherer Kapazität erhöht. Das Verkleinern der Größe der Speicherzellen erlaubt es mehr Speicherzellen in einen integrierten Schaltkreis zu packen.
- Die Kapazität eines Kondensators ist proportional zu der Fläche der Oberfläche der Elektroden und einer dielektrischen Konstante einer dielektrischen Schicht. Da die Fläche der Speicherzelle abgenommen hat, tendiert die Kapazität des Kondensators dazu, ebenfalls abzunehmen, was die Leistungsfähigkeit der Speicherzellen mindert.
- Um die Dichte der Speicherzeilen zu erhöhen, wurden gestapelte Kondensatoren vorgeschlagen. Gestapelte Kondensatoren werden durch partielles Stapeln der Speicherelektrode über dem Transistor und über der Bit/Workleitung gebildet, wodurch die für eine Speicherzelle verwendete Fläche effektiv reduziert wird.
- Ein Anschluss wird verwendet, um die untere Elektrode des Kondensators mit dem Source/Drain-Übergang des Transistors zu verbinden.
- Ein Verfahren zur Herstellung eines Kondensators eines Halbleiterspeicherelementes, wie es ähnlich aus der
KR 10 1998 0 026 333 A 1A –1C beschrieben. - Wie in der
1A dargestellt, ist eine Isolierschicht15 über einem Halbleitersubstrat10 , einer Trennschicht11 , wie etwa einer Feldoxidschicht, und einem Transistor, welcher eine Gate-Isolierschicht12 , eine Gate-Elektrode13 und die Source/Drain-Übergänge14 aufweist, angeordnet. Anschließend wird ein Anschluss16 in der Zwischenisolierschicht gebildet. Der Anschluss16 besteht aus einer Polysilizium-Schicht16A , einer ohmschen Kontaktschicht16B und einer Diffusionsbarriere-Schicht16C , die in einem Kontaktloch gebildet ist, welches einen der Souce/Drain-Übergänge freilegt. - Wie in der
1B dargestellt, ist eine untere Elektrode17 auf der Diffusionsbarriere-Schicht16C durch Abschalten und Mustern einer ersten leitfähigen Schicht gebildet. Die Diffusionsbarriere-Schicht16C kann während der Bildung der unteren Elektrode17 aufgrund einer fehlerhaften Ausrichtung der Maske exponiert sein. Das fehlerhafte Ausrichten der Maske tritt häufig in einem Herstellungsprozess eines hochintegrierten Bauelementes auf. - Wie in der
1C dargestellt, ist eine dielektrische Schicht18 . auf der unteren Elektrode17 gebildet und eine obere Elektrode19 ist auf der dielektrischen Schicht18 gebildet. Die dielektrische Schicht18 ist mit einem Material gebildet, welches eine sehr hohe dielektrische Konstante aufweist, wie etwa Barium, Strontium, Titanat (BaSrTiO3, im folgenden als BST abgekürzt), um die Kapazität in einem hochintegrierten Bauelement zu erhöhen. - Gemäß dem vorstehendem herkömmlichen Verfahren wird der exponierte Teil der Diffusionsbarriereschicht
16C des Anschlusses16 mit der dielektrischen Schicht18 verbunden. - Es werden verschiedenen Probleme durch den Kontakt zwischen der Diffusionsschicht
16C und dielektrischen Schicht18 erzeugt. Ein Problem ist, dass die Diffusionsbarriereschicht16C während des Prozesses zur Bildung der dielektrischen Schicht18 oxidiert wird, da die dielektrische Schicht18 , wie etwa die BST-Schicht, unter einer Sauerstoffgasatmosphäre und bei hoher Temperatur gebildet wird. Der oxidierte Teil der Diffusionsbarriereschicht16C , welcher eine niedrige dielektrische Konstante zeigt, spielt eine Rolle einer dielektrischen Schicht eines Kondensators, wodurch die Kapazität des Kondensators reduziert wird. Das andere Problem ist, dass die Arbeitsfunktionsdifferenz zwischen der Diffusionsbarriere16C und der dielektrischen Schicht18 niedrig ist, wodurch der Leckstrom aufgrund der niedrigen Schottky-Barrieren-Höhe erhöht wird. - Halbleiterspeicherbauelemente der eingangs genannten Art sind ähnlich aus
EP 847 083 A2 US 5 392 189 A undUS 5 892 254 A bekannt. - Zusammenfassung der Erfindung
- Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren zur Verfügung zu stellen, welches in der Lage ist, den Kontakt zwischen einer dielektrischen Schicht eines Kondensators und einer Diffusionsbarriere eines Kontaktes zu verhindern.
- Es ist daher eine weitere Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren zur Verfügung zu stellen, welches in der Lage ist, das Absinken der Kapazität eines Kondensators und das Ansteigen des Leckstromes zwischen der unteren Elektrode eines Kondensators und einer Diffusionsbarriere eines Anschlusses zu verhindern.
- In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung wird ein Verfahren zur Herstellung eines Halbleiterspeicherelementes zur Verfügung gestellt, welches die Schritte aufweist: ein Halbleitersubstrat wird zur Verfügung gestellt, wobei eine Gate-Elektrode auf dem Halbleitersubstrat gebildet wird, und wobei Source/Drain-Übergänge in dem Halbleitersubstrat gebildet werden; eine Zwischenisolationsschicht wird über dem Halbleitersubstrat gebildet; die Zwischenisolationsschicht wird geätzt, um ein Kontaktloch zu bilden; ein Anschluss wird gebildet, wobei sich eine Diffusionsbarriere und eine leitfähige Schicht in dem Kontaktloch befinden, um den Anschluss zu bilden, und wobei die leitfähige Schicht mit einem Material gebildet wird, welches in der Lage ist, ungeachtet dessen, dass die leitfähige Schicht oxidiert ist, Strom zu leiten; eine Keimschicht (nachfolgend auch Impfschicht genannt; engl.: seed layer) wird auf der leitenden Schicht gebildet; eine Haftschicht wird auf der Impfschicht gebildet; eine Opferschicht wird auf der Haftschicht gebildet; die Opferschicht und die Haftschicht werden geätzt, um eine Öffnung zu bilden, die eine Region einer unteren Elektrode definiert; eine untere Elektrode wird auf der Impfschicht in der Öffnung gebildet; die Opferschicht und die Impfschicht werden entfernt; eine dielektrische Schicht wird auf der unteren Elektrode gebildet; und eine obere Elektrode wird auf der dielektrischen Schicht gebildet.
- Kurze Beschreibung der Zeichnung
- Das obige und andere Eigenschaften der vorliegenden Erfindung werden aus der folgenden Beschreibung der bevorzugten Ausführungformen, die in Verbindung mit der begleitenden Zeichnung beschrieben werden, klar.
-
1A bis1C sind Querschnittsansichten, die ein Verfahren zur Herstellung eines Halbleiterspeicherelementes gemäß dem herkömmlichen Verfahren zeigen. -
2A bis2I sind Querschnitte, die ein Verfahren zur Herstellung eines Kondensators eines Halbleiterelementes gemäß einer Ausführungsform der vorliegenden Erfindung zeigen. - Detaillierte Beschreibung der bevorzugten Ausführungsformen.
- Im folgenden wird ein Halbleiterspeicherelementherstellungsverfahren gemäß Ausführungsformen der vorliegenden Erfindung im Detail mit Bezug auf die begleitenden Zeichnungen beschrieben.
- Wie in der
2A dargestellt ist, ist eine Zwischenisolierschicht, gebildet aus einer ersten Isolierschicht21 und einer zweiten Isolierschicht22 , über einem Halbleitersubstrat20 gebildet, auf welchem eine bestimmte untere Struktur (nicht dargestellt) gebildet ist, die eine Isolierschicht, wie etwa eine Feldoxidschicht, und einen Transistor einschließlich einer Gate-Isolierschicht, einer Gate-Elektrode und den Source/Drain-Übergängen, umfasst. Die zweite Isolierschicht22 ist mit einem Material gebildet, dessen Ätzselektivität höher ist als die der ersten Isolationsschicht21 . In einer bevorzugten Ausführungsform der vorliegenden Erfindung wird die erste Isolationsschicht21 gebildet, durch Abschalten einer Silizium-Oxid-Schicht bis zu einer Dicke von 300–800 nm, und die zweite Isolationsschicht22 ist gebildet durch Abschalten einer Siliziumnitridschicht bis zu einer Dicke von 30–100 nm. - Wie in der
2B dargestellt, werden die zweite Isolationsschicht22 und die erste Isolationsschicht21 geätzt, um ein Kontaktloch100 zu bilden, welches einen der Source/Drain-Übergänge (nicht dargestellt), die in dem Halbleitersubstrat20 gebildet sind, freilegt. Dann wird eine Polysiliziumschicht23A auf der zweiten Isolationsschicht22 und auf dem Halbleitersubstrat20 in dem Kontaktloch zu einer Dicke von 50–300 nm abgeschieden, um einen Anschluss zu bilden. Anschliessend wird ein Ätzprozess ausgeführt, um die Oberfläche der 2. Isolationsschicht22 zu exponieren und einen Teil der Polysiliziumschicht23A in dem Kontaktloch zu entfernen. Dadurch beträgt die Höhendifferenz200 zwischen der Oberfläche der 2. Isolationsschicht22 und der Oberfläche der Polysiliziumschicht23A 50–150 nm. - Wie in der
2C dargestellt, werden eine Ohmsche Kontaktschicht23B und eine Diffusionsbarrierenschicht23C einzeln auf der Polysiliziumschicht23A gebildet. Anschließend wird ein chemisch-mechanischer Polier (im folgenden CMP abgekürzt) - Prozess ausgeführt, bis die Oberfläche der zweiten Isolationsschicht22 exponiert ist. In einer bevorzugten Ausführungsform der vorliegenden Erfindung wird die Ohmsche Kontaktschicht23B mit TiSix und die Diffusionsbarrierenschicht23C mit TiN, TiSiN, TiAlN, TaSiN, TaAlN, IrO2 und RuO2. Um die TiSix zu bilden, wird eine Ti-Schicht abgeschieden, ein Aushärtungsprozess ausgeführt, um eine Reaktion zwischen dem Ti-Atom in der Titan-Schicht und dem Si-Atom in der Polysiliziumschicht23A zu erzeugen, und es wird ein Nassätzprozess ausgeführt, um die Ti-Schicht, die auf der zweiten Isolationsschicht22 und der TiSix-Schicht verbleibt, zu entfernen. - Wie in der
2D dargestellt, ist ein Teil der Diffusionsbarrierenschicht23C unter Verwendung eines Ätzmittels, wie etwa einem Gasgemisch welches Cl2 und BCl3 umfasst, geätzt, für welches die Diffusionsbarrierenschicht23C eine höhere Ätzselektivität aufweist als die 2. Isolationsschicht22 . - Wie in der
2E dargestellt, ist eine leitende Schicht23D auf der zweiten Isolationsschicht22 und der Diffusionsbarrierenschicht23C abgeschieden, und ein Dünnschichtätzprozess oder ein CMP-Prozess wird ausgeführt, bis die zweite Isolationsschicht22 freiliegt. Dadurch wird der aus der Polysiliziumschicht23A , der Ohmschen Kontaktschicht23B , der Diffusionsbarriere23C und der leitenden Schicht23D aufgebaute Anschluss23 vollständig gebildet. Die leitende Schicht23D ist aus einem Material gebildet, welches auch dann Strom leiten kann, wenn es oxidiert ist. In der bevorzugten Ausführungsform der vorliegenden Erfindung wird Ru, Pt oder Ir unter Verwendung einer chemischen Dampfabscheidungstechnik abgeschieden, um die leitende Schicht23D zu bilden. - Der Prozess zum Bilden der Polysiliziumschicht
23A kann weggelassen werden; in einen solchen Fall wird der Anschluss23 aus der Ohmschen Kontaktschicht23B , und der Diffusionsbarrierenschicht23C und der leitenden Schicht23D gebildet. Darüber hinaus kann der Prozess zur Bildung der Ohmschen Kontaktschicht23B weggelassen werden; in einem solchen Fall wird der Anschluss23 aus der Polysiliziumschicht23A , der Diffusionsbarrierenschicht23C und der leitenden Schicht24C gebildet. Dementsprechend ist es möglich, dass der Anschluss23 aus der Diffusionsbarrierenschicht23C und der leitenden Schicht23D gebildet wird. - Wie in der
2F dargestellt, wird eine Impfschicht24 auf der leitenden Schicht23D und der zweiten Isolationsschicht22 gebildet, woraufhin eine Haftschicht (nachfolgend auch klebende Schicht genannt)25 und eine Opferschicht26 einzeln auf der Impfschicht24 gestapelt werden. In der bevorzugten Ausführungsform der vorliegenden Erfindung wird die Impfschicht24 mit Pt oder Ru in einer Dicke von 5–10 nm gebildet, während die klebende Schicht25 mit TiN, TiAlN, TaN, TaSiN, Al2O3 oder TiO2 in einer Dicke von 5–50 nm gebildet wird, und die Opferschicht26 wird mit Siliziumoxid in einer Dicke von 500–1500 nm gebildet. In diesem Fall wird die leitende Schicht23D gebildet. - Auf der anderen Seite kann der Prozess zur Bildung der klebenden Schicht
25 weggelassen werden, abhängig von den verschiedenen Verfahren zur Bildung einer unteren Elektrode. - Wie in der
2G dargestellt, werden die Opferschicht26 und die klebende Schicht25 selektiv geätzt, um die Öffnung300 zu bilden, die die Impfschicht24 exponiert, und auf der Impfschicht24 wird in der Öffnung300 eine untere Elektrode27 gebildet. In der bevorzugten Ausführungsform der vorliegenden Erfindung wird als eine untere Elektrode27 eine Pt-Schicht bis zu einer Dicke von 400–1200 nm durch Elektroplatieren abgeschieden. Eine Stromdichte von 0.1–20 mA/cm2 wird für das Elektroplatieren an den Elektroden angelegt mit Gleichstrom oder gepulstem Gleichstrom. - Wie in der
2H dargestellt, werden die Opferschicht20 , die klebende Schicht25 und die Impfschicht24 entfernt, um die benachbarten unteren Elektroden27 zu separieren. Die Opferschicht26 und klebende Schicht25 werden durch Nassätzen entfernt, und die Impfschicht24 wird durch Trockenätzen entfernt. Auch kann die klebende Schicht25 durch eine Trockenätzung entfernt werden. - Gemäß dem vorstehenden Prozess der vorliegenden Erfindung liegt die Diffusionsbarrierenschicht
23C des Anschlusses23 nicht frei, sogar dann, wenn die Fehlausrichtung der Maske in dem Prozess zur Bildung der Öffnung300 auftritt. Das heißt, dass die leitende Schicht23D , die die Diffusionsschicht23C abdeckt, im Falle der Fehlausrichtung der Maske exponiert wird. - Wie in der
2I dargestellt, wird auf der unteren Elektrode27 und auf der zweiten Isolationsschicht22 eine dielektrische Schicht28 abgeschieden. Anschließend wird eine obere Elektrode29 auf der dielektrischen Schicht28 gebildet. In der bevorzugten Ausführungsform der vorliegenden Erfindung wird eine BST-Schicht bis zu einer Dicke von 15–50 nm bei einer Temperatur von 350–600°C zur Bildung der dielektrischen Schicht28 abgeschieden, und es wird eine Ausheilung zur Kristallisation der dielektrischen Schicht28 in einer N2 Gasatmosphäre bei einer Temperatur von 500–700°C für 130–180 Sekunden durchgeführt, wodurch die dielektrische Eigenschaft der dielektrischen Schicht28 verbessert werden kann. Die obere Elektrode29 wird mit einem Material gebildet, welches Strom leiten kann, sogar dann, wenn es oxidiert ist, wie etwa Pt, Ru, Ir. - Es bestehen verschiedene Vorteile die leitende Schicht auf der Diffusionsbarriere zu bilden. Ein erster Vorteil ist, dass es möglich ist, die dielektrische Schicht daran zu hindern, mit der Diffusionsbarriere zu kontaktieren. Ein zweiter Vorteil ist, dass es möglich ist, den Leckstrom zu reduzieren. Ein dritter Vorteil ist, dass es möglich ist, die Diffusionsbarriere daran zu hindern, exponiert zu werden, sogar dann, wenn eine Fehlausrichtung der Maske auftritt, wodurch das Ausheilen für die Kristallisation der dielektrischen Schicht bei einer hohen Temperatur ausgeführt werden kann. Ein vierter Vorteil ist, dass es möglich ist, eine hohe Kapazität des Kondensators in dem hochintegrierten Halbleiterelement zu erreichen.
Claims (12)
- Verfahren zur Herstellung eines Halbleiterspeicherelementes, mit den Schritten: ein Halbleitersubstrat (
20 ) wird zur Verfügung gestellt, wobei eine Gate-Elektrode auf dem Halbleitersubstrat (20 ) gebildet wird und wobei Source/Drain-Übergänge in dem Halbleitersubstrat (20 ) gebildet werden; eine Zwischenisolationsschicht (21 ,22 ) wird über dem Halbleitersubstrat (20 ) gebildet; die Zwischenisolationsschicht (21 ,22 ) wird geätzt, um ein Kontaktloch (100 ) zu bilden; ein Kondensator-Anschluss (23 ) wird gebildet, wobei eine Diffusionsbarrierenschicht (23C ) und eine leitende Schicht (23D ) in dem Kontaktloch (100 ) zur Bildung des Anschlusses dienen, und wobei die leitende Schicht (23D ) auf der Diffusionsbarrierenschicht (23C ) mit einem Material gebildet wird, welches in der Lage ist, Strom ungeachtet dessen zu leiten, dass die leitende Schicht (23D ) oxidiert ist; eine Keimschicht (24 ) wird auf der leitenden Schicht gebildet; eine Haftschicht (25 ) wird auf der Keimschicht (24 ) gebildet; eine Opferschicht (26 ) wird auf der Haftschicht (25 ) gebildet; die Opferschicht (26 ) und die Haftschicht (25 ) werden geätzt, um eine Öffnung zu bilden, die eine Region einer unteren Elektrode definiert; eine untere Elektrode (27 ) wird auf der Keimschicht (24 ) in der Öffnung gebildet; die Opferschicht (26 ) und die Keimschicht (24 ) werden entfernt; eine dielektrische Schicht (28 ) wird auf der unteren Elektrode gebildet; und eine obere Elektrode (29 ) wird auf der dielektrischen Schicht gebildet. - Verfahren nach Anspruch 1, wobei der Schritt des Bildens des Anschlusses einschließt: die Diffusionsbarrierenschicht (
23C ) wird in dem Kontaktloch (100 ) gebildet; die Diffusionsbarriere wird geätzt, um einen Teil der Diffusionsbarrierenschicht (23C ) in dem Kontaktloch (100 ) zu entfernen; und die leitende Schicht (23D ) wird auf der Diffusionsbarrierenschicht (23C ) gebildet. - Verfahren nach Anspruch 1; wobei die untere Elektrode (
27 ) durch eine Elektroplatierung gebildet wird. - Verfahren nach Anspruch 2, wobei die leitende Schicht (
23D ) mit Ir, Pt oder Ir gebildet wird und wobei die Diffusionsbarrierenschicht (23C ) mit TiN, TiSiN, TiAlN, TaSiN, TaAlN, IrO2 oder RuO2 gebildet wird. - Verfahren nach Anspruch 4, wobei eine Siliziumoxid-Schicht und eine Nitrid-Schicht gestapelt werden, um die Zwischenisolationsschicht (
21 ,22 ) zu bilden. - Verfahren nach Anspruch 5, wobei die Diffusionsbarrierenschicht (
23C ) mit einem Gasgemisch geätzt wird, welches Cl2 und BCl3 umfasst. - Verfahren nach Anspruch 5, wobei die dielektrische Schicht (
28 ) mit einer BaSrTiO3-Schicht gebildet wird und wobei die obere Elektrode (29 ) mit einer Pt-, einer Ru- oder einer Ir-Schicht gebildet wird. - Verfahren nach Anspruch 1, wobei die Zwischenisolationsschicht (
21 ,22 ) durch Abscheiden einer Siliziumoxidschicht bis zu einer Dicke von 300–800 nm gebildet wird. - Verfahren nach Anspruch 1, wobei die Keimschicht (
24 ) mit Pt oder Ru in einer Dicke von 5–10 nm gebildet wird. - Verfahren nach Anspruch 1, wobei die Zwischenisolationsschicht (
21 ,22 ) aufweist: eine erste Isolationsschicht (21 ), gebildet über dem Halbleitersubstrat (20 ); und eine zweite Isolationsschicht (22 ) mit einer Ätzselektivität höher als die der ersten Isolationsschicht (21 ), gebildet auf der ersten Isolationsschicht (21 ). - Verfahren nach Anspruch 10, wobei die erste Zwischenisolationsschicht (
21 ) durch Abscheiden einer Siliziumoxidschicht bis zu einer Dicke von 300–800 nm gebildet wird. - Verfahren nach Anspruch 11, wobei die zweite Zwischenisolationsschicht (
22 ) durch Abscheiden einer Siliziumnitridschicht bis zu einer Dicke von 30–100 nm gebildet wird.
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KR100676534B1 (ko) * | 2000-06-28 | 2007-01-30 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
KR100390952B1 (ko) * | 2000-06-28 | 2003-07-10 | 주식회사 하이닉스반도체 | 커패시터 제조 방법 |
KR100646947B1 (ko) * | 2000-06-29 | 2006-11-17 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
JP4467229B2 (ja) * | 2001-09-12 | 2010-05-26 | 株式会社ハイニックスセミコンダクター | 半導体素子の製造方法 |
KR100448852B1 (ko) * | 2001-12-26 | 2004-09-18 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
KR20030058038A (ko) * | 2001-12-29 | 2003-07-07 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
KR100448243B1 (ko) * | 2002-01-07 | 2004-09-13 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
KR100443361B1 (ko) * | 2002-04-26 | 2004-08-09 | 주식회사 하이닉스반도체 | 전기화학증착법을 이용한 캐패시터 제조방법 |
KR100428658B1 (ko) * | 2002-04-26 | 2004-04-28 | 주식회사 하이닉스반도체 | 습식식각법과 전기화학증착법을 이용한 캐패시터제조방법 |
KR100875647B1 (ko) * | 2002-05-17 | 2008-12-24 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
JP2003347427A (ja) | 2002-05-23 | 2003-12-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
KR100480601B1 (ko) * | 2002-06-21 | 2005-04-06 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
KR100500940B1 (ko) * | 2002-06-21 | 2005-07-14 | 주식회사 하이닉스반도체 | 반도체 장치의 캐패시터 제조방법 |
KR100800136B1 (ko) * | 2002-06-28 | 2008-02-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
KR100870315B1 (ko) * | 2002-07-18 | 2008-11-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
KR100859949B1 (ko) * | 2002-07-19 | 2008-09-23 | 매그나칩 반도체 유한회사 | 아날로그 반도체 소자의 제조방법 |
KR100782790B1 (ko) * | 2002-07-30 | 2007-12-05 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
US8480006B2 (en) * | 2006-09-08 | 2013-07-09 | Ventech, Llc | Vehicle supplemental heating system |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5392189A (en) * | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
DE19630310A1 (de) * | 1995-07-28 | 1997-01-30 | Toshiba Kawasaki Kk | Halbleitervorrichtung und Verfahren zu deren Herstellung |
EP0847083A2 (de) * | 1996-12-04 | 1998-06-10 | Samsung Electronics Co., Ltd. | Methode zur Herstellung eines Kondensators für eine Halbleiteranordnung |
KR19980026333A (ko) * | 1996-10-09 | 1998-07-15 | 문정환 | 커패시터의 구조 및 제조방법 |
US5877062A (en) * | 1996-11-13 | 1999-03-02 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit capacitors having protected diffusion barrier metal layers therein |
US5892254A (en) * | 1997-02-27 | 1999-04-06 | Samsung Electronics Co., Ltd. | Integrated circuit capacitors including barrier layers having grain boundary filling material |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100215867B1 (ko) * | 1996-04-12 | 1999-08-16 | 구본준 | 반도체 소자의 커패시터 구조 및 제조 방법 |
US5825609A (en) * | 1996-04-23 | 1998-10-20 | International Business Machines Corporation | Compound electrode stack capacitor |
JP3587004B2 (ja) * | 1996-11-05 | 2004-11-10 | ソニー株式会社 | 半導体メモリセルのキャパシタ構造及びその作製方法 |
KR100230402B1 (ko) * | 1996-12-31 | 1999-11-15 | 윤종용 | 반도체소자의 커패시터 및 그 제조방법 |
JPH10209392A (ja) * | 1997-01-22 | 1998-08-07 | Sony Corp | 半導体メモリセル用キャパシタの電極及び半導体メモリセル用キャパシタ、並びに、それらの作製方法 |
JP3281839B2 (ja) * | 1997-06-16 | 2002-05-13 | 三洋電機株式会社 | 誘電体メモリおよびその製造方法 |
JPH1174487A (ja) * | 1997-06-30 | 1999-03-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
KR100474989B1 (ko) * | 1997-07-15 | 2005-07-28 | 삼성전자주식회사 | 장벽층을이용한반도체장치의커패시터형성방법 |
JP3549715B2 (ja) * | 1997-10-15 | 2004-08-04 | 日本電気株式会社 | Bi層状強誘電体薄膜の製造方法 |
US6162744A (en) * | 1998-02-28 | 2000-12-19 | Micron Technology, Inc. | Method of forming capacitors having high-K oxygen containing capacitor dielectric layers, method of processing high-K oxygen containing dielectric layers, method of forming a DRAM cell having having high-K oxygen containing capacitor dielectric layers |
JPH11265984A (ja) * | 1998-03-17 | 1999-09-28 | Sony Corp | 半導体装置の製造方法 |
US6165834A (en) * | 1998-05-07 | 2000-12-26 | Micron Technology, Inc. | Method of forming capacitors, method of processing dielectric layers, method of forming a DRAM cell |
KR100300046B1 (ko) * | 1998-05-26 | 2002-05-09 | 김영환 | 반도체소자의제조방법 |
CN1516275A (zh) * | 1998-07-03 | 2004-07-28 | ���µ�����ҵ��ʽ���� | 半导体装置及其制造方法 |
JP4809961B2 (ja) * | 1998-08-07 | 2011-11-09 | 株式会社東芝 | 半導体装置及びその製造方法 |
KR20000026967A (ko) * | 1998-10-24 | 2000-05-15 | 김영환 | 반도체 장치의 커패시터 및 그 형성 방법 |
KR100289739B1 (ko) * | 1999-04-21 | 2001-05-15 | 윤종용 | 전기 도금 방법을 이용한 샐프얼라인 스택 커패시터의 제조방법 |
JP2000349255A (ja) * | 1999-06-03 | 2000-12-15 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
US6235603B1 (en) * | 1999-07-12 | 2001-05-22 | Motorola Inc. | Method for forming a semiconductor device using an etch stop layer |
TW432689B (en) * | 1999-10-18 | 2001-05-01 | Taiwan Semiconductor Mfg | Fabricating method of stacked capacitor |
US6348420B1 (en) * | 1999-12-23 | 2002-02-19 | Asm America, Inc. | Situ dielectric stacks |
KR100326253B1 (ko) * | 1999-12-28 | 2002-03-08 | 박종섭 | 반도체 소자의 캐패시터 형성방법 |
TW454325B (en) * | 2000-01-13 | 2001-09-11 | Winbond Electronics Corp | Structure and manufacturing method of pedestal storage node and its contact plug |
US6326315B1 (en) * | 2000-03-09 | 2001-12-04 | Symetrix Corporation | Low temperature rapid ramping anneal method for fabricating layered superlattice materials and making electronic devices including same |
JP2001274349A (ja) * | 2000-03-24 | 2001-10-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6326294B1 (en) * | 2000-04-27 | 2001-12-04 | Kwangju Institute Of Science And Technology | Method of fabricating an ohmic metal electrode for use in nitride compound semiconductor devices |
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2003
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5392189A (en) * | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
DE19630310A1 (de) * | 1995-07-28 | 1997-01-30 | Toshiba Kawasaki Kk | Halbleitervorrichtung und Verfahren zu deren Herstellung |
KR19980026333A (ko) * | 1996-10-09 | 1998-07-15 | 문정환 | 커패시터의 구조 및 제조방법 |
US5877062A (en) * | 1996-11-13 | 1999-03-02 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit capacitors having protected diffusion barrier metal layers therein |
EP0847083A2 (de) * | 1996-12-04 | 1998-06-10 | Samsung Electronics Co., Ltd. | Methode zur Herstellung eines Kondensators für eine Halbleiteranordnung |
US5892254A (en) * | 1997-02-27 | 1999-04-06 | Samsung Electronics Co., Ltd. | Integrated circuit capacitors including barrier layers having grain boundary filling material |
Also Published As
Publication number | Publication date |
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