DE10228765A1 - Herstellen einer eingebetteten ferroelektrischen Speicherzelle - Google Patents

Herstellen einer eingebetteten ferroelektrischen Speicherzelle

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DE10228765A1
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Scott Summerfelt
Eden Zielinski
Scott Johnson
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Abstract

Integrierte Schaltungsstrukturen, die eine eingebettete ferroelektrische Speicherzelle aufweisen, und Verfahren zum Bilden derselben sind beschrieben. Diese Strukturen umfassen eine Transistorebene, eine Ferroelektrisches-Bauelement-Ebene, eine erste Metallebene, eine Zwischenebenen-Dielektrikum-Ebene und eine zweite Metallebene. Bei einem ersten Ausführungsbeipsiel ist die Ferroelektrisches-Bauelement-Ebene über einer Isolierungsschicht der Transistorebene angeordnet, wobei eine Isolierungsschicht der ferroelektrischen Ebene eines oder mehrere Durchgangslöcher aufweist, die lateral größer dimensioniert sind als entsprechende Kontaktlöcher, die sich durch die Transistorisolierungsschicht erstrecken und mit denselben ausgerichtet sind. Bei einem zweiten Ausführungsbeispiel sind die erste Metallebene und die Ferroelektrisches-Bauelement-Ebene in die gleiche Ebene integriert. Bei einem dritten Ausführungsbeispiel ist die Ferroelektrisches-Bauelement-Ebene über der ersten Metallebene angeordnet. Bei einem vierten Ausführungsbeispiel ist die Ferroelektrisches-Bauelement-Ebene über der Zwischenebenen-Dielektrikum-Ebene angeordnet, die wiederum über der ersten Metallebene angeordnet ist. Bei einem fünften Ausführungsbeispiel ist die Ferroelektrisches-Bauelement-Ebene über der Transistorisolierungsschicht angeordnet, wobei die ferroelektrische Isolierungsschicht eines oder mehrere Durchgangslöcher aufweist, die sich durch die ferroelektrische Isolierungsschicht und die ...

Description

  • Diese Erfindung bezieht sich auf Systeme und Verfahren zum Herstellen einer eingebetteten ferroelektrischen Speicherzelle.
  • Heute treiben in der Herstellungsindustrie von Halbleiterbauelementen und in der Elektronikindustrie mehrere Trends die Entwicklung neuer Materialtechnologien voran. Erstens werden Vorrichtungen (z. B. tragbare Personal-Vorrichtungen) immer kleiner und benötigen immer weniger Leistung. Zweitens benötigen diese Vorrichtungen zusätzlich dazu, daß sie kleiner und besser tragbar sind, eine höhere Rechenleistung und einen chipinternen Speicher. Angesichts dieser Trends besteht in der Industrie ein Bedarf, eine Rechenvorrichtung zu schaffen, die eine relativ große Speicherkapazität und Transistorfunktionalität aufweist, die auf dem gleichen Halbleiterchip integriert sind. Vorzugsweise umfaßt diese Rechenvorrichtung einen nichtflüchtigen Speicher, so daß, wenn die Batterie leer ist, der Inhalt des Speichers erhalten bleibt. Beispiele herkömmlicher nichtflüchtiger Speicher umfassen elektrisch löschbare, programmierbare Nur-Lese-Speicher ("EEPROM" = electrically erasable, programmable read only memory) und Flash-EEPROMs.
  • Ein ferroelektrischer Speicher (FeRAM) ist ein nichtflüchtiger Speicher, der ein ferroelektrisches Material als ein Kondensatordielektrikum verwendet, das zwischen einer unteren Elektrode und einer oberen Elektrode angeordnet ist. Ferroelektrische Materialien, wie z. B. SrBi2Ta2O9 (SBT) und Pb(Zr, Ti)O3 (PZT) werden bei der Herstellung einer großen Vielzahl von Speicherelementen, einschließlich ferroelektrischer Direktzugriffsspeicher-(FeRAM-)Bauelemente, verwendet. Allgemein sind ferroelektrische Speicherelemente aufgrund des bistabilen Polarisierungszustands des ferroelektrischen Materials nichtflüchtig. Zusätzlich können ferroelektrische Speicherelemente mit relativ niedrigen Spannungen (z. B. weniger als 5 Volt) programmiert sein und sind durch relativ schnelle Zugriffszeiten (z. B. weniger als 40 Nanosekunden) und eine Betriebsrobustheit über eine große Anzahl von Lese- und Schreibzyklen gekennzeichnet. Diese Speicherelemente verbrauchen außerdem relativ wenig Leistung, können dicht gepackt sein und weisen eine Strahlungsbeständigkeit auf.
  • Jüngste Bemühungen, Herstellungsverfahren für ferroelektrische Materialien zu entwickeln, haben sich auf ein Integrieren der FeRAM-Technologie mit der integrierten Halbleiterschaltungstechnologie konzentriert. Folglich haben sich derartige Bemühungen auf ein Nach-Unten-Skalieren von Fe- RAM-Kondensatorbereichen, Zellgrößen und Betriebsspannungen gemäß der Skala von Abmessungen gegenwärtiger integrierter Schaltungen konzentriert. Zusätzlich zu kleinen lateralen Abmessungen (d. h. Abmessungen parallel zu der Filmoberfläche) muß das ferroelektrische Dielektrikum relativ dünn sein und muß ein relativ niedriges Koerzitivfeld aufweisen, um FeRAM-Bauelemente zu erzielen, die niedrige Betriebsspannungen aufweisen.
  • Es ist die Aufgabe der vorliegenden Erfindung, eine integrierte Schaltung mit verbesserten Charakteristika oder ein verbessertes Verfahren zum Bilden einer integrierten Schaltung zu schaffen.
  • Diese Aufgabe wird durch eine integrierte Schaltung gemäß Anspruch, 1, 2, 3, 4 oder 5 oder durch ein Verfahren zum Bilden einer integrierten Schaltung gemäß Anspruch 10, 11, 12, 13 oder 14 gelöst.
  • Zusätzlich zu kompatiblen Bauelementabmessungen und Betriebscharakteristika sollten Herstellungsverfahren von ferroelektrischen Bauelementen mit standardmäßigen Herstellungsverfahren von integrierten Halbleiterschaltungen kompatibel sein, um eine vollständige Integrierung der beiden unterschiedlichen Technologien zu erzielen. Als ein Ergebnis können wesentliche Herstellungseffizienzen durch eine Integrierung der relativ neuen Technologien ferroelektrischer Bauelemente mit ausgereifteren und standardisierten Herstellungsverfahren integrierter Schaltungen erzielt werden.
  • Die Erfindung weist integrierte Schaltungsstrukturen auf, die eine Transistorebene, eine Ferroelektrisches- Bauelement-Ebene, eine erste Metallebene, eine Zwischenebenen-Dielektrikum-Ebene und eine zweite Metallebene aufweisen. Die Transistorebene umfaßt eines oder mehrere Halbleiterbauelemente, die über einem Substrat angebracht sind, und eine darüberliegende Transistorisolierungsschicht, die eines oder mehrere Kontaktlöcher aufweist, die sich durch dieselbe erstrecken. Die Ferroelektrisches-Bauelement-Ebene umfaßt einen oder mehrere ferroelektrische Kondensatoren und eine ferroelektrische Isolierungsschicht, die eines oder mehrere Durchgangslöcher aufweist, die sich durch dieselbe erstrecken.
  • Die Erfindung weist ebenfalls Verfahren zum Bilden der oben beschriebenen integrierten Schaltungsstrukturen auf.
  • Bei einem ersten Aspekt der Erfindung ist die Ferroelektrisches-Bauelement-Ebene über der Transistorisolierungsschicht angeordnet, wobei die ferroelektrische Isolierungsschicht eines oder mehrere Durchgangslöcher aufweist, die lateral größer als entsprechende Kontaktlöcher dimensioniert sind, die sich durch die Transistorisolierungsschicht erstrecken und mit denselben ausgerichtet sind.
  • Bei einem zweiten Aspekt der Erfindung sind die erste Metallebene und die Ferroelektrisches-Bauelement-Ebene in die gleiche Ebene integriert. Bei einigen Ausführungsbeispielen gemäß diesem Aspekt weist die integrierte erste Metall- und Ferroelektrisches-Bauelement-Schicht eine Dicke auf, die im wesentlichen der Höhe des ferroelektrischen Kondensators entspricht. Bei anderen Ausführungsbeispielen kann die integrierte erste Metall- und Ferroelektrisches-Bauelement- Ebene im wesentlichen nicht planar mit einer reduzierten Dicke in Nicht-Kondensator-Bereichen sein.
  • Bei einem dritten Aspekt der Erfindung ist die Ferroelektrisches-Bauelement-Ebene über der ersten Metallebene angeordnet.
  • Bei einem vierten Aspekt der Erfindung ist die Ferroelektrisches-Bauelement-Ebene über einer Zwischenebenen- Dielektrikum-Ebene angeordnet, die wiederum über der ersten Metallebene angeordnet ist.
  • Bei einem fünften Aspekt der Erfindung ist die Ferroelektrisches-Bauelement-Ebene über der Transistorisolierungsschicht angeordnet, wobei die ferroelektrische Isolierungsschicht eines oder mehrere Durchgangslöcher aufweist, die sich durch die ferroelektrische Isolierungsschicht und die Transistorisolierungsschicht erstrecken.
  • Ausführungsbeispiele der Erfindung können eines oder mehrere der folgenden Merkmale umfassen.
  • Die Kontaktlöcher sind vorzugsweise mit Wolframkontaktstöpseln gefüllt. Die ferroelektrischen Kondensatoren sind vorzugsweise über jeweiligen Wolframkontaktstöpseln gebildet.
  • Bei einigen Ausführungsbeispielen sind die oberen und die unteren Oberflächen aller Ebenen im wesentlichen planar.
  • Einige Ausführungsbeispiele einer integrierten Schaltungsstruktur können zusätzlich zu der oben erwähnten ersten und zweiten Metallebene andere Metallebenen umfassen.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beigefügten Zeichnungen näher erläutert. Es zeigen:
  • Fig. 1 eine schematische Querschnittsseitenansicht einer eingebetteten ferroelektrischen Speicherzelle, in der eine Ferroelektrisches-Bauelement-Ebene mit überdimensionierten Kontaktlöchern gebildet ist, die sich durch dieselbe erstrecken;
  • Fig. 2 eine schematische Querschnittsseitenansicht einer eingebetteten ferroelektrischen Speicherzelle, in der eine Ferroelektrisches-Bauelement-Ebene über einer ersten Metallisierungsebene gebildet ist;
  • Fig. 3 eine schematische Querschnittsseitenansicht einer eingebetteten ferroelektrischen Speicherzelle, in der eine Ferroelektrisches-Bauelement-Ebene über einer ersten Metallisierungsebene und einer darüberliegenden Zwischenebenen-Dielektrikum-Ebene gebildet ist;
  • Fig. 4 eine schematische Querschnittsseitenansicht einer eingebetteten ferroelektrischen Speicherzelle, in der eine Ferroelektrisches-Bauelement-Ebene mit Kontaktlöchern gebildet ist, die sich durch die Ferroelektrisches-Bauelement-Ebene und die Transistorebene erstrecken;
  • Fig. 5 eine schematische Querschnittsseitenansicht einer eingebetteten ferroelektrischen Speicherzelle, in der eine Ferroelektrisches-Bauelement-Ebene in eine erste Metallisierungsebene integriert ist;
  • Fig. 6 eine schematische Querschnittsseitenansicht einer eingebetteten ferroelektrischen Speicherzelle, in der eine Ferroelektrisches-Bauelement-Ebene in eine erste Metallisierungsebene integriert ist;
  • Fig. 7A bis 7D schematische Querschnittsseitenansichten der eingebetteten ferroelektrischen Speicherzelle aus Fig. 6 bei unterschiedlichen Stufen während des Verfahrens des Herstellens der integrierten Ferroelektrisches-Bauelement- und ersten Metallisierungsebene;
  • Fig. 8 eine schematische Querschnittsseitenansicht einer eingebetteten ferroelektrischen Speicherzelle, in der eine Ferroelektrisches-Bauelement-Ebene in eine erste Metallisierungsebene integriert ist;
  • Fig. 9A bis 9E schematische Querschnittsseitenansichten der eingebetteten ferroelektrischen Speicherzelle aus Fig. 8 bei unterschiedlichen Stufen während des Verfahrens des Herstellens der integrierten Ferroelektrisches-Bauelement- und ersten Metallisierungsebene; und
  • Fig. 10 eine schematische Querschnittsseitenansicht einer ferroelektrischen Speicherzelle mit einer nicht planaren ferroelektrischen Ebene.
  • In der folgenden Beschreibung werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu identifizieren. Ferner sollen die Zeichnungen Hauptmerkmale exemplarischer Ausführungsbeispiele auf eine schematische Weise darstellen. Die Zeichnungen sollen weder jedes Merkmal tatsächlicher Ausführungsbeispiele noch relative Abmessungen der dargestellten Elemente darstellen und sind nicht maßstabsgetreu.
  • Allgemein umfassen die unten beschriebenen Ausführungsbeispiele zwei eingebettet ferroelektrische 1T-1C- (ein Transistor - ein Speicherkondensator) Speicherzellen 10, 11 und eine Halbleiterbauelementzelle 12. Die ferroelektrischen Speicherzellen 10, 11 und die Halbleiterbauelementzelle 12 sind aus einer Serie gemeinsamer Ebenen gebildet, einschließlich einer Transistorebene 14, einer Ferroelektrisches-Bauelement-Ebene 16, einer ersten Metall- (oder Metallisierungs-) Ebene 18, einer Zwischenebenen- Dielektrikum-(ILD) Ebene 20 und einer zweiten Metall- (oder Metallisierungs-) Ebene 22. Es wird angemerkt, daß, obwohl die folgenden Ausführungsbeispiele in Verbindung mit zwei oder drei Metallebenen beschrieben werden, jedes der Ausführungsbeispiele abhängig von den Anforderungen der Struktur der integrierten Schaltung, die implementiert wird, zusätzliche Metallebenen umfassen kann. Die Ebenen 14 bis 22 werden unter Verwendung einer gemeinschaftlich verwendeten Ausrüstung und gemeinschaftlich verwendeter Herstellungseinrichtungen gebildet, wobei die Transistor-, Metallisierungs- und ILD-Schicht 14 und 18 bis 22 durch standardmäßige Ausgangsverfahrensschritte der Halbleiterindustrie gebildet werden, und wobei die Ferroelektrisches-Bauelement- Ebene 16 aus einem kompatiblen Herstellungsprozeß ferroelektrischer Bauelemente gebildet wird.
  • Die spezifischen Ausführungsbeispiele, die unten in Verbindung mit den Figuren, 1, 2, 3, 4 und 5 beschrieben werden, implementieren unterschiedliche Strategien zum Verbessern des Ertrags und der Leistung eingebetteter ferroelektrischer Bauelemente. Bevor diese Ausführungsbeispiele detailliert beschrieben werden, wird jedoch zu Beginn der grundlegende integrierte Herstellungsprozeß beschrieben.
    • Der grundlegende Herstellungsprozeß Die Transistorebene
  • Die Transistorebene 14 umfaßt eine Mehrzahl von Transistoren 24, die über einem Substrat 26 (z. B. einem Einkristall-Siliziumsubstrat, das n-Typ- oder p-Typ-dotiert ist) angeordnet sind, und eine darüberliegende Transistorisolierungsschicht 28, die eine Mehrzahl von Kontaktlöchern 30 aufweist, die sich durch dieselbe erstrecken. Allgemein umfaßt jeder Transistor 24 eine Gate-Struktur 32 und Source/Drain-Regionen 34, 36. Jede der Gate-Strukturen 32 umfaßt ein Gate-Dielektrikum 38, eine Gate-Elektrode 40 und einen Seitenwandisolator 42. Das Gate-Dielektrikum 38 kann aus Siliziumdioxid, Oxynitrid, Siliziumnitrid, BST, PZT, einem Silikat, jedem anderen Material mit hohem k oder einer Kombination oder einem Stapel derselben gebildet sein. Die Gate-Elektrode 40 kann aus polykristallinem Silizium, das entweder n-Typ- oder p-Typ-dotiert ist, mit einer darüberliegenden Silizid-Schicht oder einem Metall, wie z. B. Titan, Wolfram, TiN, Tantal oder TaN, gebildet sein. Der Seitenwandisolator 42 kann aus einem Oxid (z. B. Siliziumoxid), einem Nitrid (z. B. Siliziumnitrid), einem Oxynitrid (z. B. Siliziumoxynitrid) oder einer Kombination oder einem Stapel derselben gebildet sein. Die Source/Drain-Regionen 34, 36 können durch herkömmliche Implantationstechniken gebildet sein und können leicht dotierte Drain-Erweiterungen und Taschenimplantate umfassen. Die Source/Drain-Regionen 34, 36 können auch silizidiert sein (z. B. mit Titan, Kobalt, Nickel, Wolfram oder einem anderen herkömmlichen Silizidmaterial).
  • Die Transistorisolierungsschicht 28 ist vorzugsweise aus einem dielektrischen Material (z. B. SiO2, das dotiert oder undotiert sein kann), gebildet, das eine Schicht Wasserstoff oder Deuterium, das Siliziumnitrid nahe den Gatestrukturen 32 enthält, umfassen kann. Bei einigen Ausführungsbeispielen kann eine Diffusionsbarriere- oder eine Ätz-Stopp-Schicht über der Transistorisolierungsschicht 28 gebildet sein. Die Diffusionsbarriere/Ätz-Stopp-Schicht kann z. B. durch ein herkömmliches chemisch-mechanisches Polierverfahren planarisiert sein. Eine zusätzliche Diffusionsbarriere/Ätz-Stopp-Schicht kann über der planarisierten Oberfläche gebildet sein. Die Kontaktlöcher 30 sind mit leitfähigen Stöpseln gefüllt, die aus einem Metall, wie z. B. Wolfram, Molybdän, Titan, Titannitrid, Tantalnitrid oder einem Metallsilizid, gebildet sein können. Eine Futter- oder Barriereschicht (z. B. eine Schicht aus Ti, TiN, Ta- SiN, Ta, TaN, TiSiN, ein Stapel derselben oder ein anderes herkömmliches Futter/Barrierematerial) kann zwischen den leitfähigen Stöpseln und dem dielektrischen Material der Transistorisolierungsschicht 28 gebildet sein. Die Kontaktlöcher 30 sind vorzugsweise mit den silizidierten Regionen der Source/Drain-Regionen 34, 36 und den Strukturen 32 ausgerichtet.
  • Die Transistorebene 14 umfaßt auch eine Anzahl von Isolierungsstrukturen 44 (z. B. herkömmlichen flache Grabenisolierungsstrukturen) zum Isolieren der Komponenten der ferroelektrischen Speicherzelle 10 und einer Halbleiterbauelementzelle 12.
    • Die Ferroelektrisches-Bauelement-Ebene
  • Die Ferroelektrisches-Bauelement-Ebene 16 umfaßt ein Paar ferroelektrischer Kondensatoren 50, 52 und eine ferroelektrische Isolierungsschicht 54, die eine Anzahl von Durchgangslöchern 56 aufweist, die sich durch dieselbe erstrekken. Jeder ferroelektrische Kondensator 50, 52 umfaßt eine leitfähige Barriereschicht 58, eine untere Elektrode 60, eine Kondensator-Dielektrikum-Schicht 62, eine obere Elektrode 64 und eine Hartmaskenschicht 66. Eine Seitenwanddiffusionsbarriere 68 ist vorzugsweise über jedem ferroelektrischen Kondensator-Stapel 50, 52 gebildet, um eine Diffusion von Substanzen in jeden Stapel und aus demselben heraus zu verhindern.
  • Die leitfähige Barriereschicht 58 kann abhängig davon gebildet sein oder nicht, ob die leitfähigen Stöpsel, die in den Kontaktlöchern 30 angeordnet sind, während der nachfolgenden Verarbeitung der Kondensator-Dielektrikum-Schicht 62 geschützt werden müssen. Wenn die leitfähige Barriereschicht 58 gebildet ist, ist dieselbe vorzugsweise aus Ti- AlN oder einem anderen Barrierematerial (z. B. TaSiN, Ti- SiN, TiN, TaN, HfN, ZrN, HfAIN, CrN, TaAlN, CrAlN oder einem anderen leitfähigen Material) gebildet. Die Dicke der leitfähigen Barriereschicht 58 ist vorzugsweise in der Größenordnung von 60 nm (für ein 0,18 µm-Loch). Die leitfähige Barriereschicht 58 kann durch eine reaktive Zerstäubungsaufbringung unter Verwendung von Ar + N2 oder Ar + NH3 gebildet werden. Andere Aufbringungstechniken, die verwendet werden könnten, umfassen eine chemische Aufdampfung (CVD) oder eine plasmagestützte CVD (PECVD). Für W-Stöpsel-Kontakte wird es bevorzugt, eine Doppelschichtdiffusionsbarriere aufzubringen. Bei diesen Ausführungsbeispielen wird CVD-TiN (z. B. 40 nm) gefolgt durch PVD-TiAlN (z. B. 30 nm) aufgebracht. Bei anderen Ausführungsbeispielen ist die Diffusionsbarriereschicht aus einer CVD- oder PECVD-Aufbringung von TiAlN (z. B. 60 nm) gebildet. Um eine verbesserte Oxidationsbeständigkeit zu erzielen, ist der Anteil von Aluminium in TiAlN vorzugsweise 30-60% Al und noch bevorzugter 40-50% Al.
  • Die untere Elektrode 60 jedes Kondensators 50, 52 ist entweder auf der Barriereschicht 58 oder direkt auf der Transistorisolierungsschicht 28 gebildet, um eine elektrische Verbindung mit der darunterliegenden Kontaktstruktur herzustellen. Vorzugsweise ist die untere Elektrode 60 etwa 25 bis 100 nm dick, ist in Sauerstoff stabil und aus einem Edelmetall oder einem leitfähigen Oxid gebildet (z. B. Iridium, Iridiumoxid, Pt, Pd, PdOx, Au, Ru, RuO, Rh, RhO, LaSrCoO3, (Ba,Sr)RuO3, LaNiO3 oder einem Stapel oder einer Kombination derselben). Bei Ausführungsbeispielen, die Elektroden aufweisen, die aus Edelmetallen gebildet sind, ist es vom Standpunkt der Kosten und der Einfachheit der Integrierung von Vorteil, Elektrodenschichten zu verwenden, die so dünn wie möglich sind. Die bevorzugte untere Elektrode für ein PZT-Kondensator-Dielektrikum ist entweder eine 50 nm dicke Ir-Schicht oder ein Stapel, der aus einer 30 nm dicken IrOx-Schicht und einer 20 nm dicken Ir-Schicht gebildet ist, die durch eine Zerstäubungsaufbringung für Ir(Ar) und/oder eine reaktive Zerstäubungsaufbringung (Ar + O2) für IrOx aufgebracht werden können. Um die Belastung der unteren Elektrode 60 zu steuern, wird vorzugsweise ein Ausheilen nach der unteren Elektrode zur Belastungsrelaxation durchgeführt und/oder, um die Mikrostruktur/Stabilität der unteren Elektrode 60 zu verbessern. Typische Ausheilungsbedingungen sind 2 bis 10 Minuten bei 400 bis 600°C in Sauerstoff oder einer Edelgasmischung. Dieses Ausheilen kann zu jedem Zeitpunkt nach der Bildung der unteren Elektrode durchgeführt werden, wird jedoch vorzugsweise vor der Bildung der darüberliegenden Zwischenschicht- Dielektrikum-Schichten durchgeführt.
  • Die Kondensator-Dielektrikum-Schicht 62 ist über der unteren Elektrode 60 gebildet. Die Kondensator-Dielektrikum- Schicht 62 ist vorzugsweise dünner als 150 nm, ist noch bevorzugter dünner als 100 nm und am bevorzugtesten dünner als 50 nm. Die Kondensator-Dielektrikum-Schicht 62 ist aus einem ferroelektrischen Material (z. B. Pb(Zr,Ti)O3 (PZT- Bleizirconattitanat), dotiertem PZT mit Donatoren (Nb, La, Ta), Akzeptoren (Mn, Co, Fe, Ni, Al) und/oder beidem, PZT dotiert oder legiert mit SrTiO3, BaTiO3 oder CaTiO3, Strontium-Bismuth-Tantalat (SBT) und anderen geschichteten Perowskiten, wie z. B. Strontium-Bismuth-Niobat-Tantalat (SBNT) oder Bismuth-Titanat, BaTiO3, PbTiO3 oder Bi2TiO3) gebildet. Bei Ausführungsbeispielen, die eine PZT- Kondensator-Dielektrikum-Schicht 62 aufweisen, kann die PZT-Schicht gebildet sein, wie in der US-Anmeldung mit der Seriennummer 09/702,985, eingereicht am 31. Oktober 2000, mit dem Titel "Method of Fabricating a Ferroelectric Memory Cell" beschrieben ist. Alternativ kann die PZT-Kondensator- Dielektrikum-Schicht 62 gebildet sein, wie in der US- Anmeldung von Steven R. Gilbert und anderen mit dem Titel "Bilden ferroelektrischer Pb(Zr,Ti)O3-Filme" [Anwaltsaktenzeichen 10004085-1] beschrieben ist.
  • Die obere Elektrode 64 ist über der Kondensator- Dielektrikum-Schicht 62 gebildet. Die obere Elektrode 64 kann aus einer oder mehreren Bestandteilsschichten gebildet sein. Bei einigen Ausführungsbeispielen ist die obere Elektrode 64 aus einer Iridiumoxidschicht, die vorzugsweise dünner als 100 nm ist und noch bevorzugter dünner als 50 nm, sowie einer Iridiumschicht gebildet, die vorzugsweise dünner als 100 nm ist und noch bevorzugter dünner als 50 nm. Bei einigen Ausführungsbeispielen wird die obere Elektrode 64 vor der Aufbringung der Hartmaskenschicht 64 ausgeheilt, um die Belastung in der oberen Elektrode zu steuern.
  • Vorzugsweise wird der gesamte Kondensatorstapel zu einem Zeitpunkt strukturiert und geätzt, vorzugsweise unter Verwendung eines unterschiedlichen Ätzmittels für einige der Schichten. Trotzdem kann jede Schicht oder Gruppierung von Schichten vor der Bildung einer nachfolgenden Schicht oder Schichten geätzt werden. Wenn mehrere Schichten oder alle der Schichten gleichzeitig geätzt werden, wird vorzugsweise eine Hartmaskenschicht 66 über dem Stapel gebildet. Die Hartmaskenschicht 66 kann aus einem Material gebildet sein, das dick genug ist, um die Integrität während des Ätzprozesses beizubehalten. Die Hartmaskenschicht 26 ist vorzugsweise etwa 50 bis 500 nm dick, noch bevorzugter etwa 100 bis 300 nm dick und am bevorzugtesten etwa 200 nm dick. Die Hartmaskenschicht 66 kann aus TiAlN, TiN, Ti, TiO2, Al, AlOx, AlN, TiAl, TiAlOx, Ta, TaOx, TaN, Cr, CrN, CrOx, Zr, ZrOx, ZrN, Hf, HfN, HfOx, Siliziumoxid, einem Dielektrikum mit niedrigem k oder jedem Stapel oder jeder Kombination derselben gebildet sein. Ein Beispiel eines Hartmaskenstapels ist 300 nm durch PECVD aufgebrachtes SiO2 auf 50 nm durch Zerstäubung aufgebrachtem TiAlN oder TiN. Die Dicke der Hartmaskenschicht 66 hängt von dem Kondensatorstapelätzprozeß und den relativen Ätzraten der verschiedenen Kondensatorstapelmaterialien, den Dicken der geätzten Schichten, der Menge der benötigten Überätzung und der erwünschten verbleibenden Hartmaskendicke, nachdem alle Schichten geätzt wurde, ab. Die Hartmaskenschicht 66 kann entfernt werden oder nicht, nachdem der Kondensatorstapel geätzt wurde. Wenn die Hartmaskenschicht 66 nicht entfernt wird, ist es vorzuziehen, die Hartmaske aus einem leitfähigen Material zu bilden. Bei anderen Ausführungsbeispielen kann die Hartmaskenschicht 66 aus einem Isolator oder einem Halbleitermaterial gebildet sein, wobei in diesem Fall die Verbindung mit der oberen Elektrode 64 vorzugsweise durch die Hartmaskenschicht 66 gebildet wird, um eine direkte elektrische Verbindung zu der oberen Elektrode 64 herzustellen. Die Aufbringung der Hartmaskenschicht 66 kann ein Einzel- oder Mehrschichtstapel aus unterschiedlichen Materialien sein, um das Hartmaskenprofil und die verbleibende Hartmaskendicke besser zu steuern. Das bevorzugte Aufbringungsverfahren für Metallnitrid-Hartmasken ist eine Zerstäubungsaufbringung unter Verwendung von Ar + N2- Gasmischungen. Das bevorzugte Aufbringungsverfahren für siliziumoxidhaltige Hartmasken ist TEOS PECVD.
  • Bei einigen Ausführungsbeispielen werden die Rückseite und Kantenregionen des Substrats 26 geätzt, um im wesentlichen eine gegenseitige Verunreinigung durch ferroelektrische Materialien durch gemeinschaftlich verwendete Ausrüstung (z. B. Schrittgeber, Meßgeräte und dergleichen) zu reduzieren (siehe z. B. U. S.-Patentanmeldung von Stephen R. Gilbert u. a. mit dem Titel "Verunreinigungssteuerung für Herstellungsverfahren eingebetteter ferroelektrischer Bauelemente" [Anwaltsaktenzeichen 1099145-1]).
  • Das Ätzverfahren ist ein schmutziges Verfahren, wobei es wahrscheinlich ist, daß das Ätzwerkzeug und die Vorderseite, Kante und Rückseite des Wafers eine FeRAM- Verunreinigung aufweisen oder Ätzrückstände aufweisen, die eine FeRAM-Verunreinigung enthalten. Zusätzlich zu einem Entfernen einer Verunreinigung von der Rückseite und Kantenoberflächen wird deshalb die Vorderseite des Wafers vorzugsweise verarbeitet, um Ätzrückstände zu entfernen. Die Vorderseite des Wafers kann auch geätzt werden, um eine dünne Schicht zerstörten, ferroelektrischen Materials von dem Kondensatorstapel zu entfernen. Dieses Nach- Kondensator-Ätz-Naßreinigen kann bei einigen Ätzbedingungen und -zusammensetzungen einfach ein Reinigen mit entionisiertem Wasser (DI-Wasser oder DIW) sein (d. h. in einen Tank eingetaucht mit oder ohne Ultraschall, gefolgt durch ein Drehspültrocknen), wobei das Tankätzen säurebasiert sein kann, um das Reinigungsverfahren zu verbessern oder weiteres beschädigtes Material zu entfernen. Das Ätzverfahren kann auch zu einer Wiederaufbringung von schwer zu ätzenden Materialien führen, wie z. B. Edelmetallen. Bei unteren Ir-Elektroden ist es z. B. möglich, wieder Ir auf den Seitenwänden der Kondensator-Dielektrikum-Schicht 62 aufzubringen, was zu einem unannehmbar hohen Leckstrom für den Kondensator führen würde. Ein Naßätzverfahren kann auch verwendet werden, um derartiges unerwünschtes Material unter Verwendung chemischer Stoffe zu entfernen, die einen Teil des ferroelektrischen Materials ätzen, während sie das unerwünschte Material in Lösung halten.
  • Der Kondensatorstapel kann einem O2-Plasma ausgesetzt werden, um jeden Schaden oder jede Verschlechterung der ferroelektrischen Schicht, der während des Ätzens unter Umständen aufgetreten ist, durch ein Wiedergewinnen eines Sauerstoffverlustes zu entfernen, der unter Umständen aufgetreten ist. Alternativ kann der Kondensatorstapel durch einen RTA- (RTA = Rapid Thermal Annealing = schnelles thermisches Ausheilen) oder ein Ofenausheilen in einer Edel- oder Oxidierungsatmosphäre verarbeitet werden, um Sauerstoff zu der Struktur hinzuzufügen und die Kristallinität der Oberflächen zu verbessern, die durch das Ätzverfahren unter Umständen beschädigt wurden. Bei PZT wird dieses Ausheilen vorzugsweise bei einer Temperatur von etwa 500-650°C (für ein Ofenausheilen ist die Dauer vorzugsweise 15 Minuten bis 2 Stunden) oder 550-700°C (für RTA ist die Dauer vorzugsweise etwa 10-60 Sekunden) durchgeführt.
  • Die Seitenwände jedes ferroelektrischen Kondensators 50, 52 sind vorzugsweise steil. Die Seitenwanddiffusionsbarriere 68 wird vorzugsweise vor der Bildung der ferroelektrischen Isolierungsschicht 54 und dem Ätzen der Verbindungslöcher 56 auf dem Kondensatorstapel gebildet. Die Seitenwanddiffusionsbarriere 68 ermöglicht eine gewisse Fehlausrichtung der Durchgangslöcher, ohne den Kondensator kurzzuschließen, sie schützt den Kondensator vor der Diffusion der meisten Substanzen in den Kondensator und sie schützt andere Strukturen vor einem Herausdiffundieren von Substanzen aus dem Kondensator. Bei den bevorzugten Ausführungsbeispielen ist die Seitenwanddiffusionsbarriere 68 aus zwei Schichten gebildet. Bei anderen Ausführungsbeispielen jedoch kann die Seitenwanddiffusionsbarriere 68 aus einer oder mehr als zwei Schichten gebildet sein. Ein Rückätzverfahren kann verwendet werden, um das Innerste der Seitenwanddiffusionsbarriereschichten so zu strukturieren, daß nur die Seiten der Kondensatoren durch die innerste Schicht bedeckt sind. Weitere Details hinsichtlich eines exemplarischen Rückätzverfahrens, das verwendet werden kann, um die innerste Seitenwanddiffusionsbarriereschicht zu strukturieren, kann aus dem U. S.-Patent mit der Nr. 6,211,035 erhalten werden, das hierin durch Bezugnahme aufgenommen ist. Bei einigen Ausführungsbeispielen ist die Seitenwanddiffusionsbarriere 68 aus einer 30 nm dicken unteren Schicht aus AlOx, Ta2O5, AlN, TiO2, ZrO2, HfO2 oder einem Stapel oder einer Kombination derselben und einer 30 nm dicken oberen Schicht gebildet, die aus Siliziumnitrid, AlN oder einem Stapel oder einer Kombination derselben gebildet ist. Die Bestandteilsschicht oder -schichten der Seitenwanddiffusionsbarriere 68 können aufgebracht werden, wie in dem U. S.-Patent mit der Seriennummer 09/702,985, eingereicht am 31. Oktober 2000 mit dem Titel "Method of Fabricating a Ferroelectric Memory Cell" beschrieben ist.
  • Die ferroelektrische Isolierungsschicht 54 wird über der Seitenwanddiffusionsbarriere 68 gebildet. Die ferroelektrische, dielektrische (oder Isolierungs-) Schicht 54 ist vorzugsweise aus einem Oxid, FSG, PSG, BPSG, PETEOS, HDP-Oxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbid, Siliziumcarboxynitrid, einem Material mit niedriger Dielektrizitätskonstante (z. B. SiLK, porösem SiLK, Teflon, Polymer mit niedrigem k (möglicherweise porös), Aerogel, Xerogel, BLACK DIAMOND, HSQ oder einem anderen porösen Glasmaterial) oder einer Kombination oder einem Stapel derselben gebildet. Nachdem die ferroelektrische Isolierungsschicht 54 aufgebracht wurde, wird die Isolierungsschicht 54 vorzugsweise durch ein CMP-Verfahren planarisiert, um die Oberfläche flach für eine nachfolgende Lithographieverarbeitung zu machen. Abhängig von der Auswahl einer Ausgangsmetallisierung gibt es mehrere Verarbeitungsoptionen. Für eine geätzte Al-Metallisierung besteht die Hauptoption zwischen Durchgangslöchern aus Al oder W. Für eine Damaszener- Metallisierung (Al oder Cu ist vorzuziehen) gibt es die Auswahl von Dual-Damaszener- (Durchgangslöcher und Metall werden gleichzeitig gefüllt) oder separaten Metalldurchgangslöchern (Al, Cu oder W), die vor einem einzelnen Damaszener-Metall gefüllt werden. Allgemein sollten die ferroelektrische Isolierungsschicht 28 und die Stöpselmaterialien kompatibel mit dem Wärmebudget des FeRAM-Herstellungsverfahrens sein. Bei Ausführungsbeispielen z. B., die W-Stöpsel und dielektrisches SiO2-Material umfassen, sollte das FeRAM-Wärmebudget eine Temperatur von etwa 600-650°C nicht überschreiten.
    • Die Metallisierungsebenen
  • Metallisierungsebenen 18, 22 werden durch Industriestandardmetallisierungsverfahren gebildet. Die Metallisierungen können aluminiumbasiert oder kupferbasiert sein. Aluminiumbasierte Metallisierungen werden vorzugsweise durch ein Ätzen gebildet und umfassen CVD-Wolfram-Stöpsel oder Al- Stöpsel, die für eine verbesserte Elektromigrationbeständigkeit mit Cu dotiert sein können. Aluminiummetallisierungen können auch eine Metalldiffusionsbarriere umfassen, die aus TiN oder Ti gebildet ist. Kupferbasierte Metallisierungen werden vorzugsweise unter Verwendung eines herkömmlichen Damaszener-Verfahrens gebildet und umfassen Cu- oder W-Stöpsel mit Ti-, TiN-, TiSiN-, Ta- oder TaSiN- Diffusionsbarrieren.
    • Die Zwischenebenen-Dielektrikum-Ebene
  • Die Zwischenebenen-Dielektrikum-Ebene 20 ist vorzugsweise aus einem Oxid, FSG, PSG, BPSG, PETEOS, HDP-Oxid, einem Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbid, Siliziumcarboxynitrid, einem Material mit niedriger Dielektrizitätskonstante (z. B. SiLK, porösem SiLK, Teflon, Polymer mit niedrigem k (möglicherweise porös), Aerogel, Xerogel, BLACK DIAMOND, HSQ oder einem anderen porösen Glasmaterial) oder einer Kombination oder einem Stapel derselben gebildet. Die obere Oberfläche der Zwischenebenen-Dielektrikum- Ebene 20 ist vorzugsweise durch ein CMP-Verfahren planarisiert, um die Oberfläche zur nachfolgenden Lithographieverarbeitung flach zu machen. Abhängig von der Auswahl der Ausgangsmetallisierung gibt es verschiedene Verarbeitungsoptionen. Für eine geätzte Al-Metallisierung besteht die Hauptoption zwischen Durchgangslöchern aus Al oder W. Für eine Damaszener-Metallisierung (Al oder Cu ist vorzuziehen) gibt es die Auswahl von Dual-Damaszener- (Loch und Metall gleichzeitig gefüllt) oder separaten Metalldurchgangslöchern (Al, Cu oder W), die vor dem einzelnen Damaszener- Metall gefüllt werden. Allgemein sollten die dielektrischen Schichten und Stöpselmaterialien mit dem Wärmebudget des FeRAM-Herstellungsverfahrens kompatibel sein. Bei Ausführungsbeispielen z. B., die W-Stöpsel und dielektrisches SiO2-Material umfassen, sollte das FeRAM-Wärmebudget eine Temperatur von etwa 600-650°C nicht überschreiten.
  • Bei einigen Ausführungsbeispielen kann eine dünne dielektrische Schicht (nicht gezeigt) zwischen den jeweiligen dielektrischen (oder Isolierungs-) Schichten der unterschiedlichen Ebenen 14-22 gebildet sein. Wenn diese dielektrischen Schichten gebildet sind, sind dieselben vorzugsweise aus Siliziumnitrid, Siliziumkarbid, (SiCNO) oder Siliziumoxid (d. h. einem hochdichten Plasmaoxid) gebildet.
  • Weitere Details hinsichtlich des grundlegenden Herstellungsverfahrens für jede der oben beschriebenen Bauelementstrukturen können aus der U. S.-Anmeldung mit der Seriennummer 09/702,985, eingereicht am 31. Oktober 2000 mit dem Titel "Method of Fabricating a Ferroelectric Memory Cell" erhalten werden.
  • Komponentenmerkmale des oben beschriebenen grundlegenden Herstellungsverfahrens können ausgewählt und in ein jeweiliges kohärentes Herstellungsverfahren zum Implementieren jedes der folgenden spezifischen Ausführungsbeispiele eingebetteter ferroelektrischer Speicherzellen eingebaut werden.
    • Ausführungsbeispiele mit überdimensionierten Durchgangslöchern durch die Ferroelektrisches-Bauelement-Ebene
  • Wie in Fig. 1 gezeigt ist, können bei einigen Ausführungsbeispielen die Durchgangslöcher 56, die sich durch die Ferroelektrisches-Bauelement-Ebene 16 erstrecken, hinsichtlich des Industriestandards über Strukturen überdimensioniert sein, um die negative Auswirkung einer Fehlausrichtung zwischen den Durchgangslöchern 56 der Ferroelektrisches- Bauelement-Ebene 16 und den Kontaktdurchgangslöchern 30 der Transistorebene 14 zu reduzieren. Die Durchgangslöcher 56 können durch einen absichtlichen Lithographieversatz oder durch ein Überätzverfahren gebildet sein. Bei diesen Ausführungsbeispielen sind die Durchgangslöcher 56 vorzugsweise länglich, um eine Kapazitäts- und Fehlausrichtungsempfindlichkeit zu reduzieren.
  • Bei diesen Ausführungsbeispielen sind die lateralen Abmessungen der Durchgangslöcher 56 durch ein elektrisches oder physisches Durchgreifen benachbarter Durchgangslöcher oder durch Leitungsabstandseinschränkungen der ersten Metallebene 18 eingeschränkt.
    • Ausführungsbeispiele mit Ferroelektrisches-Bauelement- Ebene, die über der Metallisierungsebene gebildet ist
  • Bezug nehmend auf Fig. 2 ist bei einigen Ausführungsbeispielen die Ferroelektrisches-Bauelement-Ebene 16 über der ersten Metallisierungsebene 18 gebildet. Nachdem die ferroelektrische Isolierungsschicht 54 gebildet und durch chemisch-mechanisches Polieren planarisiert ist, werden die Durchgangslöcher 56 bis zu den oberen Elektroden 66 der ferroelektrischen Kondensatoren 50, 52 und bis zu den Kontakten der ersten Metallisierungsebene 18 geätzt. Bei diesen Ausführungsbeispielen muß die erste Metallisierungsebene 18 kompatibel mit dem Wärmebudget der ferroelektrischen Kondensatoren 50, 52 sein. Exemplarische Metallisierungsmaterialien umfassen Wolfram und alle Barriere- und Elektrodenmetallen und -legierungen, die oben beschrieben sind. Zusätzlich muß die ferroelektrische Isolierungsschicht 54 kompatibel mit dem Postkontaktausheilen sein, das erforderlich ist, um die ferroelektrischen Kondensatoren 50, 52 fertigzustellen.
  • Vorzugsweise wird bei diesen Ausführungsbeispielen nur eine einzelne Ferroelektrisches-Bauelement-Ebene-Maske zu dem Industriestandard-Ausgangsprozeßfluß hinzugefügt, um die eingebettete ferroelektrische Kondensatorspeicherzelle 10 zu bilden. Zusätzlich beseitigt dieser Ansatz Probleme, die der Fehlausrichtung zwischen Durchgangslöchern der Ferroelektrisches-Bauelement-Ebene und den Kontaktstöpseln in der Transistorebene 14 zugeordnet sein können. Dieser Ansatz erhält auch standardmäßige Minimalzellabmessungen und eine Standarddicke für die erste Metallisierungsebene 18.
    • Ausführungsbeispiele mit einer Ferroelektrisches- Bauelement-Ebene, die über der Metallisierungs- und der Zwischenebenen-Dielektrikum-Ebene gebildet ist
  • Bezug nehmend auf Fig. 3 ist bei einigen Ausführungsbeispielen die Ferroelektrisches-Bauelement-Ebene 16 über der ersten Metallisierungsschicht 18 und der Zwischenebenen- Dielektrikum-Ebene 20 gebildet. Bei diesen Ausführungsbeispielen sind die Transistorebene 14, die erste Metallisierungsebene 18 und die Zwischenebenen-Dielektrikum-Ebene 20 gemäß einem Industriestandard-Ausgangsprozeßfluß gebildet. Die Zwischenebenen-Dielektrikum-Ebene 20 ist durch ein chemisch-mechanisches Polieren planarisiert, wobei die Ferroelektrisches-Bauelement-Ebene 16 über der planarisierten Zwischenebenen-Dielektrikum-Ebene 20 gebildet ist. Nachdem die ferroelektrische Isolierungsschicht 54 gebildet und durch ein chemisch-mechanisches Polieren planarisiert ist, werden Durchgangslöcher 56 bis zu den oberen Elektroden 66 der ferroelektrischen Kondensatoren 50, 52 und bis zu der Oberseite der Durchgangslöcher, die sich durch die Zwischenebenen-Dielektrikum-Ebene 20 erstrecken, geätzt. Bei diesen Ausführungsbeispielen müssen die erste Metallisierungsebene 18, die Zwischenebenen-Dielektrikum-Ebene 20 und die ferroelektrische Isolierungsschicht 54 mit dem Wärmebudget der ferroelektrischen Kondensatoren 50, 52 kompatibel sein.
  • Vorzugsweise wird bei diesen Ausführungsbeispielen eine Standarddicke der ersten Metallisierung beibehalten. Zusätzlich ermöglicht es dieser Ansatz, daß die ferroelektrischen Kondensatoren 50, 52 verglichen mit anderen Ausführungsbeispielen einen größeren Abschnitt des Bereichs der Zelle 10 einnehmen.
    • Ausführungsbeispiele mit Durchgangslöchern, die sich durch die Ferroelektrisches-Bauelement-Ebene und die Transistorebene erstrecken
  • Bezug nehmend auf Fig. 4 können sich bei einigen Ausführungsbeispielen die Durchgangslöcher 56, die sich durch die Ferroelektrisches-Bauelement-Ebene 16 erstrecken, auch durch die Transistorisolierungsschicht 28 bis zu den silizidierten Regionen der Source-/Drain-Regionen 34, 36 und den Gatestrukturen 32 der Transistorebene 14 erstrecken. Auf diese Weise können Probleme, die einer Fehlausrichtung zwischen Durchgangslöchern der Ferroelektrisches- Bauelement-Ebene und den Kontaktlöchern in der Transistorebene 14 zugeordnet sind, vermieden werden. Nachdem die Transistorisolierungsschicht 28 gebildet wurde, werden Kontaktlöcher 30 in den Regionen der ferroelektrischen Speicherzellen 10, 11 gebildet. Die ferroelektrischen Kondensatoren 50, 52 und die ferroelektrische Isolierungsschicht 54 können dann gebildet werden. Als nächstes können die Durchgangslöcher 56 durch ein herkömmliches Lithographieätzverfahren durch die ferroelektrische und die Transistorisolierungsschicht 54, 28 gebildet werden. Bei diesen Ausführungsbeispielen sind die Durchgangslöcher 56 vorzugsweise länglich, um eine Kapazitäts- und Fehlausrichtungsempfindlichkeit zu reduzieren.
    • Ausführungsbeispiele mit integrierter Metallisierungs- und Ferroelektrisches-Bauelement-Ebene
  • Bezug nehmend auf Fig. 5 sind bei einigen Ausführungsbeispielen die Ferroelektrisches-Bauelement-Ebene 16 und die erste Metallisierungsebene 18 in eine einzelne Ebene eingebaut. Bei diesen Ausführungsbeispielen sind die ferroelektrischen Kondensatoren 50, 52 über den leitfähigen Stöpseln gebildet, die in den Kontaktlöchern 30 gebildet sind. Die ferroelektrische Isolierungsschicht 54 ist über den ferroelektrischen Kondensatoren 50, 52 gebildet. Die Struktur für die erste Metallisierungsebene 18 wird dann wie gezeigt in die ferroelektrische Isolierungsschicht 54 übertragen. Die resultierende Oberfläche über der ferroelektrischen Isolierungsschicht 54 und der ersten Metallisierungsschicht kann dann durch ein chemisch-mechanisches Polieren planarisiert werden. Bei bestimmten Ausführungsbeispielen können die relativ hohen Verfahrenstemperaturen, die erforderlich sind, um die ferroelektrischen Kondensatoren 50, 52 herzustellen, die Verwendung von Materialien mit niedrigem k in der ersten Metallisierungsebene ausschließen.
  • Vorzugsweise wird bei diesen Ausführungsbeispielen nur eine einzelne Ferroelektrisches-Bauelement-Ebene-Maske zu dem Industriestandardausgangsverfahrensfluß hinzugefügt, um die eingebettete ferroelektrische Kondensatorspeicherzelle 10 zu bilden. Dieser Ansatz ermöglicht es außerdem, die Gesamthöhe der integrierten Bauelementstruktur zu reduzieren und beseitigt Probleme, die einer Fehlausrichtung zwischen Durchgangslöchern der Ferroelektrisches-Bauelement-Ebene und den Kontaktlöchern in der Transistorebene 14 zugeordnet sein könnten.
  • Bezug nehmend auf die Fig. 6 und 7A-7D kann bei einem Ausführungsbeispiel die Dicke der kombinierten Ferroelektrisches-Bauelement- und ersten Metallisierungsebene auf die Höhe der ferroelektrischen Kondensatorstapel 50, 52 reduziert werden, indem eine Zwischenmetall-Dielektrikum- Schicht bis zu den Oberseiten der ferroelektrischen Kondensatorstapel 50, 52 poliert wird. Insbesondere kann, nachdem die ferroelektrischen Kondensatorstapel 50, 52 gebildet wurden, eine Zwischenmetall-Dielektrikum-Schicht 70 (z. B. HDP-SiO2) über den ferroelektrischen Kondensatorstapeln 50, 52 (Fig. 7A) aufgebracht werden. Bei diesem Ausführungsbeispiel kann eine SiN- oder SiC-Ätz-Stopp-Schicht 72 zwischen den ferroelektrischen Kondensatorstapeln 50, 52 und der Zwischenmetall-Dielektrikum-Schicht 70 angeordnet sein. Die Zwischenmetall-Dielektrikum-Schicht 70 kann z. B. durch ein herkömmliches chemisch-mechanisches Polierverfahren bis zu der Ätz-Stopp-Schicht 72 (Fig. 7B) planarisiert werden. Als nächstes wird die Zwischenmetall-Dielektrikum-Schicht 70 lithographisch strukturiert und geätzt (Fig. 7C). Die erste Metallisierungsschicht wird über der geätzten Zwischenmetall-Dielektrikum-Schicht 70 gebildet und z. B. durch ein herkömmliches chemisch-mechanisches Polierverfahren planarisiert (Fig. 7D). Eine SiN- oder SiC-Diffusionsbarriere 74 kann über der planarisierten ersten Metallisierungsschicht gebildet sein.
  • Bezug nehmend auf die Fig. 8 und 9A-9E kann bei einem anderen Ausführungsbeispiel eine Opferschicht bei der Bildung der kombinierten Ferroelektrisches-Bauelement- und ersten Metallisierungsebene verwendet werden, um ihre Dicke auf die Höhe der ferroelektrischen Kondensatorstapel 50, 52 zu reduzieren. Wie in Fig. 9A gezeigt ist, kann, nachdem die ferroelektrischen Kondensatorstapel 50, 52 gebildet wurden, eine Zwischenmetall-Dielektrikum-Schicht 70 über den ferroelektrischen Kondensatorstapeln 50, 52 aufgebracht werden. Eine SiN- oder eine SiC-Ätz-Stopp-Schicht 80 kann über der Zwischenmetall-Dielektrikum-Schicht 70 gebildet werden (z. B. HDP-SiO2), wobei eine Opferschicht 82 (z. B. PETEOS) über der Ätz-Stopp-Schicht 80 gebildet werden kann. Bei diesem Ausführungsbeispiel kann eine SiN- oder eine SiC- Ätz-Stopp-Schicht 72 zwischen den ferroelektrischen Kondensatorstapeln 50, 52 und der Zwischenmetall-Dielektrikum- Schicht 70 angeordnet sein. Die Opferschicht 82, die Ätz- Stopp-Schicht 80 und die Zwischenmetall-Dielektrikum- Schicht 70 können lithographisch strukturiert und bis zu den oberen Enden der ferroelektrischen Kondensatorstapel 50, 52 geätzt sein, wie in Fig. 9B gezeigt ist. Bei einigen Ausführungsbeispielen werden nur die Opferschicht 82 und die Ätz-Stopp-Schicht 80 durchgeätzt, wobei zumindest ein Teil der Zwischenmetall-Dielektrikum-Schicht 70, die über den ferroelektrischen Kondensatorstapeln 50, 52 angeordnet ist, zurückbleibt. Als nächstes wird die Struktur z. B. durch ein herkömmliches chemisch-mechanisches Polierverfahren bis zu der Ätz-Stopp-Schicht 80 und dem Abschnitt der Ätz-Stopp-Schicht 70 planarisiert, der über den oberen Abschnitten der ferroelektrischen Kondensatorstapel 50, 52 angeordnet ist (Fig. 9C). Die Zwischenmetall-Dielektrikum- Schicht 70 wird lithographisch strukturiert und geätzt (Fig. 9D). Die erste Metallisierungsschicht wird über der geätzten Zwischenmetall-Dielektrikum-Schicht 70 gebildet und z. B. durch ein herkömmliches chemisch-mechanisches Polierverfahren (Fig. 9E) planarisiert. Eine SiN- oder SiC- Diffusionsbarriere 84 kann über der planarisierten ersten Metallisierungsschicht gebildet sein.
  • Wie in Fig. 10 gezeigt ist, kann bei einigen Ausführungsbeispielen die Dicke der kombinierten Ferroelektrisches- Bauelement- und ersten Metallisierungsschicht selektiv über den Bereichen einer relativ hohen Bauelementdichte der Halbleiterbauelementzellen 12 reduziert werden, um eine nicht planare Ebene zu erzeugen. Bei diesen Ausführungsbeispielen können die Bereiche einer relativ hohen Bauelementdichte selektiv z. B. durch ein chemisch-mechanisches Polierverfahren reduziert werden, bei dem ein grober Schlamm oder ein weiches Polierpolster verwendet wird, so daß die Polierrate ansprechend auf die darunterliegende Bauelementtopologie ist. Die Gesamtschaltungsstruktur kann bei der Zwischenebenen-Dielektrikum-Ebene 20 wie gezeigt planarisiert werden.
  • Obwohl z. B. die oben beschriebenen Ausführungsbeispiele in Verbindung mit einzelnen Kondensatorspeicherzellen (d. h. 1T/1C- oder 1C-Speicherzellen) beschrieben sind, können die hierin beschriebenen Herstellungsverfahren und -strukturen auch verwendet werden, um Dualkondensatorspeicherzellen (d. h. 2T/2C- oder 2C-Speicherzellen), alleinstehende Fe- RAM-Bauelemente und andere ferroelektrische Bauelemente herzustellen, die in ein Standardhalbleiterbauelementherstellungsverfahren integriert sind.
  • Zusätzlich können bei Ausführungsbeispielen, bei denen keine Planarität erforderlich ist, die ferroelektrischen Bauelemente ohne die dielektrischen Planarisierungsschichten gebildet werden, wobei in diesem Fall die Region der ferroelektrischen Speicherzelle 10 höher wäre als die Region der Halbleiterbauelementzelle 12.
  • Weitere Ausführungsbeispiele können eines oder mehrere Merkmale von zwei oder mehreren der oben beschriebenen Ausführungsbeispiele spezifischer, eingebetteter ferroelektrischer Speicherzellen der Fig. 1-10 enthalten.

Claims (18)

1. Integrierte Schaltung mit folgenden Merkmalen:
einer Transistorebene (14), die eines oder mehrere Halbleiterbauelemente, die über einem Substrat angeordnet sind, und eine darüberliegende Transistorisolierungsschicht aufweist, die eines oder mehrere Kontaktlöcher aufweist, die sich durch dieselbe erstrecken;
einer Ferroelektrisches-Bauelement-Ebene (16), die einen oder mehrere ferroelektrische Kondensatoren, die über der Transistorisolierungsschicht angeordnet sind, und eine darüberliegende ferroelektrische Isolierungsschicht aufweist, die eines oder mehrere Durchgangslöcher aufweist, die sich durch dieselbe erstrecken und lateral größer als entsprechende Kontaktlöcher dimensioniert sind, die mit denselben ausgerichtet sind;
einer ersten Metallebene (18), die über der Ferroelektrisches-Bauelement-Ebene angeordnet ist;
einer Zwischenebenen-Dielektrikum-Ebene (20), die über der ersten Metallebene angeordnet ist; und
einer zweiten Metallebene (22), die über der Zwischenebenen-Dielektrikum-Ebene angeordnet ist.
2. Integrierte Schaltung mit folgenden Merkmalen:
einer Transistorebene (14), die eines oder mehrere Halbleiterbauelemente, die über einem Substrat angeordnet sind, und eine darüberliegende Transistorisolierungsschicht aufweist, die eines oder mehrere Kontaktlöcher aufweist, die sich durch dieselbe erstrecken;
einer integrierten ersten Metall- und Ferroelektrisches-Bauelement-Ebene (16, 18), die einen oder mehrere erste Metallkontakte und einen oder mehrere ferroelektrische Kondensatoren, die über der Transistorisolierungsschicht angeordnet sind, und eine ferroelektrische Isolierungsschicht aufweist, die eines oder mehrere Durchgangslöcher aufweist, die sich durch dieselbe erstrecken;
einer Zwischenebenen-Dielektrikum-Ebene (20), die über der integrierten ersten Metall- und Ferroelektrisches- Bauelement-Ebene angeordnet ist; und
einer zweiten Metallebene (22), die über der Zwischenebenen-Dielektrikum-Ebene angeordnet ist.
3. Integrierte Schaltung mit folgenden Merkmalen:
einer Transistorebene (14), die eines oder mehrere Halbleiterbauelemente, die über einem Substrat angeordnet sind, und eine darüberliegende Transistorisolierungsschicht aufweist, die eines oder mehrere Kontaktlöcher aufweist, die sich durch dieselbe erstrecken;
einer ersten Metallebene (18), die über der Transistorisolierungsschicht angeordnet ist;
einer Ferroelektrisches-Bauelement-Ebene (16), die einen oder mehrere ferroelektrische Kondensatoren, die über der ersten Metallebene angeordnet sind, und eine darüberliegende ferroelektrische Isolierungsschicht aufweist, die eines oder mehrere Durchgangslöcher aufweist, die sich durch dieselbe erstrecken;
einer Zwischenebenen-Dielektrikum-Ebene (20), die über der Ferroelektrisches-Bauelement-Ebene angeordnet ist; und
einer zweiten Metallebene (22), die über der Zwischenebenen-Dielektrikum-Ebene angeordnet ist.
4. Integrierte Schaltung mit folgenden Merkmalen:
einer Transistorebene (14), die eines oder mehrere Halbleiterbauelemente, die über einem Substrat angeordnet sind, und eine darüberliegende Transistorisolierungsschicht aufweist, die eines oder mehrere Kontaktlöcher aufweist, die sich durch dieselbe erstrecken;
einer ersten Metallebene (18), die über der Transistorisolierungsschicht angeordnet ist;
einer Zwischenebenen-Dielektrikum-Ebene (20), die über der ersten Metallebene angeordnet ist;
einer Ferroelektrisches-Bauelement-Ebene (14), die einen oder mehrere ferroelektrische Kondensatoren, die über der Zwischenebenen-Dielektrikum-Ebene angeordnet sind, und eine darüberliegende ferroelektrische Isolierungsschicht aufweist, die eines oder mehrere Durchgangslöcher aufweist, die sich durch dieselbe erstrecken; und
einer zweiten Metallebene (22), die über der ferroelektrischen Isolierungsschicht angeordnet ist.
5. Integrierte Schaltung mit folgenden Merkmalen:
einer Transistorebene (14), die eines oder mehrere Halbleiterbauelemente, die über einem Substrat angeordnet sind, und eine darüberliegende Transistorisolierungsschicht aufweist;
einer Ferroelektrisches-Bauelement-Ebene (16), die einen oder mehrere ferroelektrische Kondensatoren, die über der Transistorisolierungsschicht angeordnet sind, und eine darüberliegende ferroelektrische Isolierungsschicht aufweist, die eines oder mehrere Durchgangslöcher aufweist, die sich durch die ferroelektrische Isolierungsschicht und die Transistorisolierungsschicht erstrecken;
einer ersten Metallebene (18), die über der Ferroelektrisches-Bauelement-Ebene angeordnet ist;
einer Zwischenebenen-Dielektrikum-Ebene (20), die über der ersten Metallebene angeordnet ist; und
einer zweiten Metallebene (22), die über der Zwischenebenen-Dielektrikum-Ebene angeordnet ist.
6. Integrierte Schaltung gemäß einem der Ansprüche 1 bis 5, bei der die Kontaktlöcher mit Wolframkontaktstöpseln gefüllt sind.
7. Integrierte Schaltung gemäß Anspruch 6, bei der die ferroelektrischen Kondensatoren über jeweiligen Wolframkontaktstöpseln gebildet sind.
8. Integrierte Schaltung gemäß Anspruch 2, bei der die integrierte erste Metall- und Ferroelektrisches- Bauelement-Ebene (16, 18) eine Dicke aufweist, die im wesentlichen der Höhe der ferroelektrischen Kondensatoren entspricht.
9. Integrierte Schaltung gemäß Anspruch 2, bei der die integrierte erste Metall- und Ferroelektrisches- Bauelement-Ebene (16, 18) im wesentlichen nicht planar mit einer reduzierten Dicke in Nicht-Kondensator- Regionen ist.
10. Verfahren zum Bilden einer integrierten Schaltung, mit folgenden Schritten:
Bilden einer Transistorebene (14), die eines oder mehrere Halbleiterbauelemente, die über einem Substrat angeordnet sind, und eine darüberliegende Transistorisolierungsschicht aufweist, die eines oder mehrere Kontaktlöcher aufweist, die sich durch dieselbe erstrecken;
Bilden einer Ferroelektrisches-Bauelement-Ebene (16), die einen oder mehrere ferroelektrische Kondensatoren, die über der Transistorisolierungsschicht angeordnet sind, und eine darüberliegende ferroelektrische Isolierungsschicht aufweist, die eines oder mehrere Durchgangslöcher aufweist, die sich durch dieselbe erstrecken und lateral größer als entsprechende Kontaktlöcher dimensioniert sind, die mit denselben ausgerichtet sind;
Bilden einer ersten Metallebene (18) über der Ferroelektrisches-Bauelement-Ebene;
Bilden einer Zwischenebenen-Dielektrikum-Ebene (20) über der ersten Metallebene; und
Bilden einer zweiten Metallebene (22) über der Zwischenebenen-Dielektrikum-Ebene.
11. Verfahren zum Bilden einer integrierten Schaltung, mit folgenden Schritten:
Bilden einer Transistorebene (14), die eines oder mehrere Halbleiterbauelemente, die über einem Substrat angeordnet sind, und eine darüberliegende Transistorisolierungsschicht aufweist, die eines oder mehrere Kontaktlöcher aufweist, die sich durch dieselbe erstrecken;
Bilden einer integrierten ersten Metall- und Ferroelektrisches-Bauelement-Ebene (16, 18), die einen oder mehrere erste Metallkontakte und einen oder mehrere ferroelektrische Kondensatoren, die über der Transistorisolierungsschicht angeordnet sind, und eine ferroelektrische Isolierungsschicht aufweist, die eines oder mehrere Durchgangslöcher aufweist, die sich durch dieselbe erstrecken;
Bilden einer Zwischenebenen-Dielektrikum-Ebene (20) über der integrierten ersten Metall- und Ferroelektrisches-Bauelement-Ebene (16, 18); und
Bilden einer zweiten Metallebene (22) über der Zwischenebenen-Dielektrikum-Ebene.
12. Verfahren zum Bilden einer integrierten Schaltung, mit folgenden Schritten:
Bilden einer Transistorebene (14), die eines oder mehrere Halbleiterbauelemente, die über einem Substrat angeordnet sind, und eine darüberliegende Transistorisolierungsschicht aufweist, die eines oder mehrere Kontaktlöcher aufweist, die sich durch dieselbe erstrecken;
Bilden einer ersten Metallebene (18) über der Transistorisolierungsschicht;
Bilden einer Ferroelektrisches-Bauelement-Ebene (16), die einen oder mehrere ferroelektrische Kondensatoren, die über der ersten Metallebene angeordnet sind, und eine darüberliegende ferroelektrische Isolierungsschicht aufweist, die eines oder mehrere Durchgangslöcher aufweist, die sich durch dieselbe erstrecken;
Bilden einer Zwischenebenen-Dielektrikum-Ebene (20) über der Ferroelektrisches-Bauelement-Ebene; und
Bilden einer zweiten Metallebene (22) über der Zwischenebenen-Dielektrikum-Ebene (20).
13. Verfahren zum Bilden einer integrierten Schaltung, mit folgenden Schritten:
Bilden einer Transistorebene (14), die eines oder mehrere Halbleiterbauelemente, die über einem Substrat angeordnet sind, und eine darüberliegende Transistorisolierungsschicht aufweist, die eines oder mehrere Kontaktlöcher aufweist, die sich durch dieselbe erstrecken;
Bilden einer ersten Metallebene (18) über der Transistorisolierungsschicht;
Bilden einer Zwischenebenen-Dielektrikum-Ebene (20) über der ersten Metallebene;
Bilden einer Ferroelektrisches-Bauelement-Ebene (14), die einen oder mehrere ferroelektrische Kondensatoren, die über der Zwischenebenen-Dielektrikum-Ebene angeordnet sind, und eine darüberliegende ferroelektrische Isolierungsschicht aufweist, die eines oder mehrere Durchgangslöcher aufweist, die sich durch dieselbe erstrecken; und
Bilden einer zweiten Metallebene (22) über der ferroelektrischen Isolierungsschicht.
14. Verfahren zum Bilden einer integrierten Schaltung, mit folgenden Schritten:
Bilden einer Transistorebene (14), die eines oder mehrere Halbleiterbauelemente, die über einem Substrat angeordnet sind, und eine darüberliegende Transistorisolierungsschicht aufweist, die eines oder mehrere Kontaktlöcher aufweist, die sich durch dieselbe erstrecken;
Bilden einer Ferroelektrisches-Bauelement-Ebene (16), die einen oder mehrere ferroelektrische Kondensatoren, die über der Transistorisolierungsschicht angeordnet sind, und eine darüberliegende ferroelektrische Isolierungsschicht aufweist, die eines oder mehrere Durchgangslöcher aufweist, die sich durch die ferroelektrische Isolierungsschicht und die Transistorisolierungsschicht erstrecken;
Bilden einer ersten Metallebene (18) über der Ferroelektrisches-Bauelement-Ebene;
Bilden einer Zwischenebenen-Dielektrikum-Ebene (20) über der ersten Metallebene; und
Bilden einer zweiten Metallebene (22) über der Zwischenebenen-Dielektrikum-Ebene.
15. Verfahren gemäß einem der Ansprüche 10 bis 14, bei dem die Kontaktlöcher mit Wolframkontaktstöpseln gefüllt sind.
16. Verfahren gemäß Anspruch 15, bei dem die ferroelektrischen Kondensatoren über jeweiligen Wolframkontaktstöpseln gebildet sind.
17. Verfahren gemäß Anspruch 11, bei dem die integrierte erste Metall- und Ferroelektrisches-Bauelement-Ebene (16, 18) eine Dicke aufweist, die im wesentlichen der Höhe der ferroelektrischen Kondensatoren entspricht.
18. Verfahren gemäß Anspruch 11, bei dem die integrierte erste Metall- und Ferroelektrisches-Bauelement-Ebene (16, 18) im wesentlichen nicht planar mit einer reduzierten Dicke in Nicht-Kondensator-Regionen ist.
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