KR100875161B1 - 금속 절연체 금속 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자에 있어서, 특히 금속 절연체 금속(MIM: metal-insulator-metal) 캐패시터를 제조하는 방법에 관한 것으로, MIM 캐패시터를 가지는 금속막에서의 식각 시 발생되는 브리지에 의한 에러를 열 처리에 의해 해결할 뿐만 아니라, MIM 구조의 전극 형성을 위한 식각 시에 발생되는 비정상적인 현상으로 인해 후속의 하부전극(Bottom Electrode) 식각 공정에 유발되는 에러를 방지해 주는 발명이다.

MIM 캐패시터,

Description

금속 절연체 금속 캐패시터 제조 방법{Method for manufacturing metal-insulator-metal capacitor}

도 1a와 1b는 평판형 MIM 캐패시터를 형성하는 절차를 나타낸 단면도.

도 2는 하부전극(Bottom Electrode)을 형성하기 위한 금속 식각 공정 시 유발되는 금속 라인 브리지(Metal Line Bridge)를 설명하기 위한 도면.

도 3a 내지 3c는 상부전극 형성을 위한 식각 후 스트립 진행 시 딜레이 타임 스플릿(delay time split)을 나타낸 도면들.

도 4a 내지 4b는 상부전극 형성을 위한 식각에서 웨이퍼가 딜레이될 때, 하부전극 형성 식각에 영향을 주는 메커니즘을 확인하기 위한 AlCu 합금의 상을 나타낸 다이어그램.

도 5는 도 4에서의 α 와 α+Θ 상의 결정 구조를 나타낸 도면.

도 6은 Al-0.5%wtCu 합금의 온도별 결정 구조를 나타낸 도면.

도 7a 내지 7c는 본 발명에 따른 열 처리에 의해 상부전극 형성을 위한 식각 후 스트립 진행 시 결과를 나타낸 도면들.

도 8은 본 발명에서 DC 파라메트릭 풀맵(DC Parametric Fullmap)의 결과를 나타낸 다이어그램.

도 9는 딜레이 타임과 금속전극 형성 시 발생 에러확률 간의 관계와, 열 처 리 온도와 금속전극 형성 시 발생 에러확률 간의 관계를 나타낸 다이어그램.

본 발명은 반도체 소자에 관한 것으로, 특히 금속 절연체 금속(metal-insulator-metal; 이하, MIM) 캐패시터를 제조하는 방법에 관한 것이다.

최근 들어 소자가 다양화되면서 MIM 캐패시터 구조를 가지는 반도체 소자들이 제조되고 있다.

MIM 캐패시터는 형성하는 방법에 따라 크게 트렌치형(Trench Type)과 평판형(Plate Type)으로 나뉜다. 후자의 경우는 하부전극(Bottom Electrode) 역할을 하는 금속(통상적으로 전기적 이동(electro migration; 이하, EM) 방지를 위해 소량의 Cu가 추가된 AlCu 합금이 주로 사용됨)이 스퍼터링된 상태에서 절연막 증착(Insulator Deposition)하고, 상부전극(Top Electrode) 역할을 하는 금속을 추가적으로 스퍼터링한 후 MIM 캐패시터 부분에 대해 패터닝을 진행하고 나서 플라즈마를 이용한 선택적 식각을 실시한다. 그 결과로부터, MIM 구조의 상부전극(Top Electrode)를 형성하고 추가적으로 상부전극인 노멀 금속라인을 형성하기 위한 패터닝과 식각을 진행한다.

그러나, MIM 구조의 상부전극(Top Electrode)을 형성하기 위해 플라즈마를 이용한 식각을 진행한 후에 불필요한 포토레지스트를 제거하는 공정을 진행할 때, 해당 장비의 에러 등의 비정상적인 현상이 발생한다. 이러한 비정상적인 현상에 의 해 스트립 챔버(Strip Chamber)에서 웨이퍼가 딜레이되는 경우가 발생하면, 후속의 하부전극(Bottom Electrode)을 형성하기 위한 금속 식각 공정을 진행할 때 금속 라인 브리지(Metal Line Bridge)를 유발하게 된다. 그로 인해, 결국 금속전극 형성에 에러가 발생한다는 문제가 있었다(Metal Comb_Leakage Fail).

본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, MIM 캐패시터를 가지는 금속막에서의 식각 시 발생되는 브리지에 의한 에러를 열 처리에 의해 해결하는데 적당한 MIM 캐패시터 제조 방법을 제공하는 데 있다.

본 발명의 또다른 목적은 MIM 구조의 전극 형성을 위한 식각 시에 발생되는 비정상적인 현상으로 인해 후속의 하부전극(Bottom Electrode) 식각 공정에 유발되는 에러를 방지하는데 적당한 MIM 캐패시터 제조 방법을 제공하는 데 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 MIM 캐패시터 제조 방법의 일 특징은, 금속 절연체 금속(MIM) 캐패시터를 제조하는 방법에 있어서, 웨이퍼 상에 하부 금속막, 절연막, 그리고 상부 금속막을 순차적으로 형성하는 단계, 상기 상부 금속막과 상기 절연막의 식각을 위한 제1 패턴을 형성하는 단계, 상기 형성된 제1 패턴을 사용하여 상기 상부 금속막과 상기 절연막을 식각하고, 상기 식각 후에 상기 제1 패턴을 스트립하는 단계, 상기 웨이퍼에 대한 열 처리와 급속 냉각 스플릿을 실시하는 단계, 상기 하부 금속막을 식각하기 위한 금속 패턴을 형성하는 단계, 그리고 상기 형성된 금속 패턴을 사용하여 상기 하부 금속막을 식각하고, 상기 식각 후에 상기 금속 패턴을 스트립하는 단계로 이루어지며, 상기 열 처리와 상기 급속 냉각 스플릿은 상기 웨이퍼에 대해 일정 온도 이상으로 가열한 후에 급속 냉각하는 것이다.

바람직하게, 상기 제1 패턴을 스트립한 후에 상기 웨이프를 세정하는 단계를 더 포함한다.

바람직하게, 상기 열 처리와 상기 급속 냉각 스플릿을 200초 동안 실시한다.

바람직하게, 상기 열 처리와 상기 급속 냉각 스플릿은 상기 웨이퍼에 대해 일정 온도 이상으로 가열한 후에 급속 냉각한다.

여기서, 상기 웨이퍼에 대한 가열 온도는 상기 상부 금속막 또는 상기 하부 금속막에 사용되는 합금의 용해 온도 이상이다.

또한, 상기 웨이퍼에 대한 가열 온도를 상기 식각 및 상기 스트립이 실시되는 챔버 내의 딜레이 타임에 따라 조절한다.

바람직하게, 상기 하부 금속막은 하부전극을 형성하기 위한 것으로, Al 또는 AlCu로 형성되며, 상기 상부 금속막은 상부전극을 형성하기 위한 것으로, Ti 또는 TiN으로 형성되며, 상기 절연막은 SiN으로 형성된다.

본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.

도 1a와 1b는 평판형 MIM 캐패시터를 형성하는 절차를 나타낸 단면도이다.

도 1a에서, 하부부터 적층된 MIM 구조를 형성한다. 즉, 웨이퍼 상에 하부 금속막, 절연막, 그리고 상부 금속막이 순차적으로 적층하여 MIN 구조를 형성한다.

상기 하부 금속막은 하부전극을 형성하기 위한 것이고 상부 금속막은 상부전극을 형성하기 위한 것으로, 이하에서는 전극으로서 구분없이 설명된다.

상부전극(Top Electrode) TiN과 절연막인 SiN을 식각하기 위한 패턴을 형성한다.

그리고 상기 형성된 패턴을 사용하여 상부전극(Top Electrode) TiN과 절연막인 SiN을 식각한다. 본 식각 이후에는 형성되었던 패턴을 스트립한다.

도 1b에서, 하부전극의 금속막(Al 또는 AlCu)과 그 상부의 Ti/TiN을 식각하기 위한 금속 패턴을 형성한다.

그리고 상기 형성된 금속 패턴을 사용하여 노멀 금속 라인인 하부전극을 형성하기 위한 금속 식각을 진행한다.

상기와 같이 과정을 통해 평판형 MIM 캐패시터가 형성된다. 한편, 본 발명은 상기 평판형 MIM 캐패시터에만 한정 적용되지 않으며, MIM 캐패시터의 모든 타입에 적절히 변경 수정하여 적용 가능하다.

그리고, 본 발명에서는 하부전극에 대한 식각 이전에(하부전극 형성을 위한 금속 패턴이 형성되기도 이전에), 웨이퍼를 가열하는 열 처리와, 그 열 처리 이후 급속 냉각 스플릿을 실시한다. 이를 통해, 금속 패턴이 비정상적으로 형성되거나 라인 내 결함에 의해 금속 라인 브리지(Metal Line Bridge)가 발생되는 것을 방지한다. 이에 대해, 이하에서 상세한다.

상기한 MIM 캐패시터를 형성하기 위한 금속 식각 중에 스트립 챔버 내에서 발생되는 딜레이 타임은 금속전극 형성에 에러를 유발할 수 있다.

금속전극 형성 시 통상적인 에러의 경우, 금속 패턴이 비정상적으로 형성되거나 라인 내 결함에 의해 금속 라인 브리지(Metal Line Bridge)가 발생된다.

그러나 MIM 적층 구조를 갖는 금속막에서는, 상부전극을 형성하기 위한 식각 공정을 실시한 후에 포토레지스트(Photo-Resist)를 제거하는 공정을 진행한다. 그와 같이 포토레지스트(Photo-Resist)를 제거하는 공정 시 고온의 챔버에서 웨이퍼가 딜레이되면, 도 2에 도시된 바와 같이, 후속의 하부전극(Bottom Electrode)을 형성하기 위한 금속 식각 공정을 진행할 때 금속 라인 브리지(Metal Line Bridge)를 유발하게 된다.

MIM 적층 구조를 형성하는 공정에 대해 상세히 설명하면, 먼저 실리콘웨이퍼 상에 버퍼 산화막(Buffer Oxide)을 형성한다. 여기서, 실리콘웨이퍼는 베어 실리콘웨이퍼(Bare Si Wafer)이다.

이후에 하부전극을 위한 금속 스퍼터링을 실시하여 하부전극용 금속막을 형성한다. 이때, 사용되는 금속과 각 두께는 Ti 100Å, AlCu 4500Å, Ti 50Å, TiN 600Å이다.

다음에 절연막을 증착한다. 절연막 재료로는 SiN을 사용하며, 그를 640Å의 두께로 증착한다.

다음에 상부전극을 위한 스퍼터링을 실시하여 상부전극용 막을 형성한다. 즉, 상부전극을 위해 TiN을 스퍼터링하여 TiN을 1000Å의 두께로 형성한다.

상기와 같이 적층 구조가 형성된 후에 MIM 구조를 위한 패턴을 형성한다.

그리고, 상기 형성된 패턴을 사용하여 식각 및 스트립을 실시한다. 이때는 LAM TCP9608에서 실시한다. 이때 식각 후 스트립 진행 시 딜레이 타임 스플릿(delay time split)을 도 3a 내지 3c에 도시한다.

다음에 아크 증착(ARC Deposition)을 실시하여 SiON막을 250Å두께로 형성하고, SiO₂막을 50Å 두께로 형성한다.

다음에 하부전극을 식각하기 위한 금속 패턴을 형성하고, 그 금속 패턴을 사용하여 하부전극을 위한 금속막을 식각 및 스트립한다. 이때는 AMAT사의 Centura5200 DPS 챔버에서 실시한다.

상기한 과정에서 상부전극 형성을 위한 식각 후 장비 에러 등의 비정상적인 상황에 의해 스트립 챔버에서의 웨이퍼 딜레이 타임이 증가할수록, 후속되는 하부전극(Bottom Electrode) 형성을 위한 금속 식각 시에 금속전극 형성에 에러가 증가한다.

결국, 상부전극 형성을 위한 식각 후 고온(250℃)의 스트립 챔버 내에 웨이퍼가 딜레이되는 경우에는, 하부전극(Bottom Electrode) 형성을 위한 금속 적층막에 영향을 주어 그 하부전극 형성을 위한 식각에 영향을 준다.

상기 상부전극 형성을 위한 식각 후 고온(250℃)의 스트립 챔버 내에 웨이퍼가 딜레이될 때, 하부전극(Bottom Electrode) 형성 식각에 영향을 주는 메커니즘을 확인하기 위해 도 4a 내지 4b는 AlCu 합금의 상을 나타낸다. 한편, 하부전극의 금 속 적층 구조를 보면, 금속 라인에 EM 마진을 확보하기 위해 Al-0.5%wtCu 합금을 사용한다.

도 4a 내지 4b의 상 다이어그램을 통해 Al-0.5%wtCu 합금의 온도별 상 변화는 다음과 같다.

- 온도별 상 변화 : Liquid(ⓐ) => α+Liquid(ⓑ) => α(ⓒ) => α+Θ(ⓓ)

- α + Θ 상 내에서 온도별 상세한 단계 구분 (결정 구조 차이) : α+Θ / α+Θ' / α+''

상기한 다이어그램에서 보면, 상부전극 형성을 위한 식각 후 에러 발생에 의해 스트립 챔버(공정 온도 250℃)에서의 딜레이에 따라 웨이퍼가 서서히 식는다. 그럼으로써, 금속 적층 구조 내 α 상의 AlCu 합금이 온도가 내려간다.

그에 따라, Θ 상의 핵을 생성하게 되고, 평형 상태의 α+ 구조를 만들기 위해 서로 다른 영역에서 점차 핵이 성장한다. 여기서, 스트립 공정의 온도 관점에서 보면 α => α+Θ 또는 α+Θ => α+Θ’의 상 변화가 있었을 것이다.

즉, 스트립 챔버 내에서 웨이퍼가 딜레이되면서 웨이퍼의 온도가 서서히 떨어진다. 그에 따라 하부전극을 형성하기 위한 금속 적층막의 Al-0.5%wtCu 합금의 상이 온도 저하에 따라 α => α+Θ 또는 α+Θ => α+Θ’로 상 변화한다. 그로 인해 하부전극 형성을 위한 식각이 미흡식각(Under Etch)이 되어, 그 미흡식각으로 인해 금속 라인 브리지(Metal Line Bridge)가 유발된다.

반면에, 스트립 챔버 내에서의 장비 에러 등에 의한 딜레이 타임이 발생하지 않고, 정상적인 고속 냉각(fast cooldown 즉, Quenching)을 적용하면, 확산되는 시간이 급격하게 줄어든다. 그럼으로써 비평형 상태의 α 상 구조 상태로 상을 유지한다.

또한, 동일한 α+Θ 상 내에서도 온도에 따라서 결정 구조의 차이를 보이는 단계가 존재한다.

도 5는 도 4에서의 α 와 α+Θ 상의 결정 구조를 나타낸 것이고, 도 6은 Al-0.5%wtCu 합금의 온도별 결정 구조를 나타낸 것이다.

도 5 및 6에 보인 바와 같이, 온도가 내려가면 내려갈수록 Cu 원자들이 Al 원자들과 떨어져서 Cu 원자들이 군집한 형태의 Cu 분리 결정 구조를 보인다. 이는 금속 식각 관점에서는 식각을 저해하는 요소로 작용한다.

종합하면, 상부전극 형성을 위한 식각 진행 후 스트립 챔버에서 웨이퍼가 딜레이되는 동안 웨이퍼의 실제 온도가 떨어지면서 하부전극 형성을 위한 금속 적층막 내의 AlCu 간 상 변화가 일어난다. 그로 인해, 후속의 하부전극 형성을 위한 식각 시 특정 영역 즉, Cu 원자들이 군집한 형태(Cu Segregation)가 발생하는 영역에서의 미흡식각(Under Etch) 현상에 의한 금속 라인 브리지(Metal Line Bridge)가 발생한다. 결국, 금속전극 형성에 에러를 유발할 수 있다.

다음은 본 발명에 따른 가열(heating)과 냉각(Quench)으로 이루어지는 열 처리에 대해 설명한다.

먼저 상부전극 형성을 위한 식각과 스트립을 60분의 딜레이 타임을 적용하여 실시한다. 이후에 솔벤트와 같은 세정액을 사용하여 웨이퍼를 세정한다.

다음에 200초 동안 열 처리와 급속 냉각(Quench) 스플릿을 실시한다.

이때, AlCu 합금의 상 변화를 유발하기 위해 스트립 챔버 내에서의 딜레이 타임을 60분을 적용한다.

상기와 같이 본 발명에서는 상부전극 형성을 위한 식각 이후에 스트립 챔버 내에서 딜레이 타임이 발생한 웨이퍼에 대해 일정 온도(용해 온도, 300℃)이상으로 가열과 급속 냉각으로 이루어지는 열 처리를 실시한다.

그에 따라, 금속 적층막 내의 AlCu 합금의 상이 다음과 같이 변화한다.

- α+Θ / α+Θ'/α+Θ''=> α

α 상으로 상 변이하여 후속의 하부전극 형성을 위한 식각 시에 금속 라인 브리지에 의한 금속전극 형성 시에 발생할 수 있는 에러를 방지할 수 있다. 이와 같은 결과를 나타낸 것이 도 7a 내지 7c이다.

한편, 상부전극 형성을 위한 식각 후 스트립 챔버 내의 딜레이 타임이 90분인 경우에, 본 발명에 따른 열 처리를 320℃에서 200초 동안 실시한다. 이와 같은 조건 하에 DC 파라메트릭 풀맵(DC Parametric Fullmap)의 결과를 도 8을 통해 보면, 금속전극 형성 시 에러 없이 양호하며, 또한 MPY 결과도 양호하다.

도 9는 딜레이 타임과 금속전극 형성 시 발생 에러 확률 간의 관계와, 열 처리 온도와 금속전극 형성 시 발생 에러 확률 간의 관계를 나타낸 다이어그램이다.

전술된 금속전극 형성 시 발생될 에러 확률은 일정 시간 이상부터 딜레이 타임에 비례하게 증가한다. 또한 스트립 챔버에서 일정 시간 이상 딜레이 타임이 발생함에 따라 상 변화되는 웨이퍼에 대해, 본 발명에서는 열 처리를 통해 가열 온도를 Al-0.5%wtCu 합금의 용해 온도(300℃) 이상으로 올려 준다. 그로써, 금속 적층 막 내의 AlCu 합금의 상을 α+Θ / α+Θ'/α+Θ''=> α 와 같이 원래 상으로 복원시킨다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.

이상의 본 발명에 의하면, 상부전극 형성을 위한 식각 이후에 가열(heating)과 냉각(Quench)으로 이루어지는 열 처리 실시함으로써, MIM 캐패시터를 가지는 금속막에서의 식각 시 발생되는 브리지에 의한 에러를 방지해 준다.

즉, 본 발명에서 추가 실시되는 열 처리에 의해, MIM 구조의 전극 형성을 위한 식각 시에 발생되는 비정상적인 현상으로 인해 후속의 하부전극(Bottom Electrode) 식각 공정에 유발되는 에러를 방지할 수 있다.

Claims (9)

1. 금속 절연체 금속(MIM) 캐패시터를 제조하는 방법에 있어서,

   웨이퍼 상에 하부 금속막, 절연막, 그리고 상부 금속막을 순차적으로 형성하는 단계;

   상기 상부 금속막과 상기 절연막의 식각을 위한 제1 패턴을 형성하는 단계;

   상기 형성된 제1 패턴을 사용하여 상기 상부 금속막과 상기 절연막을 식각하고, 상기 식각 후에 상기 제1 패턴을 스트립하는 단계;

   상기 웨이퍼에 대한 열 처리와 급속 냉각 스플릿을 실시하는 단계;

   상기 하부 금속막을 식각하기 위한 금속 패턴을 형성하는 단계; 그리고

   상기 형성된 금속 패턴을 사용하여 상기 하부 금속막을 식각하고, 상기 식각 후에 상기 금속 패턴을 스트립하는 단계로 이루어지며,

   상기 열 처리와 상기 급속 냉각 스플릿은 상기 웨이퍼에 대해 일정 온도 이상으로 가열한 후에 급속 냉각하는 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.
2. 제 1 항에 있어서, 상기 제1 패턴을 스트립한 후에 상기 웨이프를 세정하는 단계를 더 포함하는 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.
3. 제 1 항에 있어서, 상기 열 처리와 상기 급속 냉각 스플릿을 200초 동안 실시하는 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.
4. 삭제
5. 제 1 항에 있어서, 상기 웨이퍼에 대한 가열 온도는 상기 상부 금속막 또는 상기 하부 금속막에 사용되는 합금의 용해 온도 이상인 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.
6. 제 1 항에 있어서, 상기 웨이퍼에 대한 가열 온도를 상기 식각 및 상기 스트립이 실시되는 챔버 내의 딜레이 타임에 따라 조절하는 하는 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.
7. 제 1 항에 있어서, 상기 하부 금속막은 하부전극을 형성하기 위한 것으로, Al 또는 AlCu로 형성되는 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.
8. 제 1 항에 있어서, 상기 상부 금속막은 상부전극을 형성하기 위한 것으로, Ti 또는 TiN으로 형성되는 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.
9. 제 1 항에 있어서, 상기 절연막은 SiN으로 형성되는 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.

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