JP2730499B2

JP2730499B2 - 半導体装置の製造方法

Info

Publication number: JP2730499B2
Application number: JP6316397A
Authority: JP
Inventors: 明寿前田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1994-12-20
Filing date: 1994-12-20
Publication date: 1998-03-25
Anticipated expiration: 2013-03-25
Also published as: JPH08172129A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、下地の金属膜上に歩
留りよく次の金属膜を接続形成する半導体装置の製造方
法に関する。

【０００２】

【従来の技術】半導体装置の電極，配線材料としてＡｌ
やその合金膜が広く用いられている。この場合、ストレ
スマイグレーション耐性を向上させるために、Ａｌもし
くはＡｌ合金と他の金属を積層して配線に用いることが
多い。ところが、他の金属の上にＡｌ（Ａｌ合金）配線
を積層した場合、Ａｌ（Ａｌ合金）の結晶粒径が小さく
なりやすく、エレクトロマイグレーション耐性を悪化さ
せるという問題がある。

【０００３】これを避けるため、Ａｌ（Ａｌ合金）配線
の上側に他の金属を積層して用いることがある。この他
の金属として代表的な例として、Ｔｉ／Ａｌ，ＴｉＮ／
Ａｌ，ＴｉＷ／Ａｌなどがある。ここで、ＴｉやＴｉ
Ｎ，Ｔｉタングステンなどは、配線を形成するフォトリ
ソグラフィ工程における露光時の反射防止膜を兼ねるこ
とが多い。

【０００４】さて、上述したような積層配線を形成した
後、その上に層間絶縁膜を形成し、多層配線間の電気的
接続をとるためのスルーホールを開口するとき、ドライ
エッチングを用いる場合は、オーバーエッチング量を制
御したり、Ａｌ上の金属膜の初期膜厚を厚くしておくこ
とで、この金属膜を少し残す製法をとる場合がある。こ
れにより、多層配線間の電気的接続がＡｌ同士の接触に
よるものにならず、例えば、Ａｌ−Ｔｉ−Ａｌのように
接続することになり、電気的接続部でのエレクトロマイ
グレーションやストレスマイグレーションが抑制でき
る。

【０００５】一方、スルーホールの開口をウエットエッ
チングで行う場合（文献：特開昭５８−１３０５４４号
公報）、以下に示すようにしている。まず、スルーホー
ルの開口では、Ａｌ上に導電性窒化物を保護膜として形
成しておき、下層のＡｌがエッチングされないようにし
ている。そして、スルーホールを開口してフォトレジス
トを剥離した後、上層配線となるＡｌ膜をスパッタリン
グにより成膜する前に、通常、同一真空中で所定温度で
基板を加熱してスパッタエッチングを行い、成膜面のク
リーニングを行うようにしている。

【０００６】基板の加熱は下地段部でのＡｌの被覆度
（ステップカバレッジ）をよくしたり、基板からのガス
出しを行うのが主な目的である。また、スパッタエッチ
ングは、成膜する表面の変質層やスルーホール形成時の
フォトリソグラフィ工程でのレジストの残渣などをエッ
チング除去して、成膜するＡｌ膜の良好なオーミックコ
ンタクトを得るために行われる。この場合、従来の代表
的なスパッタ装置では、図４（ａ）に示したように、基
板３１はクリーニングチャンバー３２内で加熱及びスパ
ッタエッチングされた後、スパッタチャンバー３３の位
置Ａで保温され、次の位置ＢでＡｌ，位置Ｃで導電性窒
化物のスパッタリングによる成膜が行われ、これが１枚
ずつ連続的に繰り返されるようになっている。

【０００７】ここで、基板３１は以下に示す状態のと
き、チャンバー内に導入されたＡｒなどの不活性ガスの
雰囲気にさらされた状態となっている。まず、クリーニ
ングチャンバー３２でスパッタエッチングが完了した
後、スパッタチャンバー３３の位置Ａに搬送されるまで
の間。つぎに、搬送されてから１枚目の基板が位置Ｂ
で、または２枚目の基板が位置Ｃでスパッタリングによ
る成膜を終了するまで位置Ａで保温されながら待機して
いる間。もしくは、１枚後の基板がクリーニングチャン
バー３２での処理を終え、スパッタチャンバー３３の位
置Ｄに搬送されてくるまで位置Ａで保温されながら待機
している間。

【０００８】そして、これら一連の行程は、スパッタチ
ャンバー３３の位置Ａにターゲットカソードが設置され
ていない装置では、避けることが全くできない。なお、
同図において、３６はゲートバルブ、４１はロードロッ
クチャンバー、４２はバッファーチャンバー、４３はカ
ソードである。

【０００９】ところで、位置ＡでＡｌのスパッタリング
による成膜を行う場合は、上述したような位置Ａでの待
機はなくなる。しかし、一般的にヒート部３４とスパッ
タエッチング部３５で別の基板が同時に処理されるよう
になっているため、基板加熱，スパッタエッチングによ
るクリーニング処理時間とスパッタリングによる成膜処
理時間のインデックスを合わせられない。このため、基
板３１はスパッタエッチングの後、スパッタチャンバー
３３の位置Ａまで搬送される時間以外に、余分な時間ク
リーニングチャンバー３２のスパッタエッチング部３５
あるいはスパッタチャンバー３３の位置Ｄで待機するこ
とになり、この間、不活性ガスの雰囲気に余分にさらさ
れていることになる。

【００１０】クリーニングチャンバー３２でスパッタエ
ッチングした後で基板加熱を行うようにした場合は、更
にその時間だけ長く不活性ガスの雰囲気にさらされるこ
とになる。また、上層に導電性窒化物としてＴｉＮを成
膜する場合、これは反応性スパッタリングを用いるのが
普通であり、図４（ｂ）に示したような製造装置では、
ＡｌとＴｉＮはそれぞれ独立したチャンバーでスパッタ
リングによる成膜をされることが多い。

【００１１】この場合、基板３１は、セパレートチャン
バー３７またはプロセスチャンバー４５で適度な基板加
熱と、プロセスチャンバー３８でスパッタエッチングが
行われる。そして、プロセスチャンバー３９でＡｌが成
膜された後、プロセスチャンバー４０でＴｉＮの反応性
スパッタリングによる成膜が行われ、これが１枚ずつ連
続的に繰り返されるようになっている。

【００１２】ここで、基板３１はプロセスチャンバー３
８でスパッタエッチングした後、セパレートチャンバー
３７を経て、プロセスチャンバー３９に搬送される。そ
して、スパッタリングによるＡｌの成膜が開始されるま
でに、各チャンバー間の基板搬送時間以外に、以下に示
す間余分に、Ａｒのような不活性ガスの雰囲気中または
真空中で待機している。すなわち、先先発の基板がプロ
セスチャンバー４０での成膜が終了し、セパレートチャ
ンバー３７を経てロードロックチャンバー４５に回収さ
れ、更に先発の基板がプロセスチャンバー３９での成膜
が終了し、セパレートチャンバー３７を経てプロセスチ
ャンバー４０に搬送されるまでの時間である。

【００１３】スパッタエッチングが終了した後に基板加
熱を行う場合は、更にその時間とチャンバー間の基板搬
送時間だけ余分に真空中で待機することになる。なお、
図４（ｂ）において、４４はプロセスチャンバー、４５
はロードロックチャンバー、４６はゲートバルブ、４７
はスパッタカソードである。

【００１４】以上のようにして、Ａｌやその合金および
その上に金属膜を被着した後、フォトリソグラフィ工程
を経て、上層金属とＡｌもしくはその合金からなる２層
目の積層配線が形成される。また、別の例として、拡散
層を形成した後、電極を形成する際、拡散層と配線金属
膜との反応を防止するため、ＴｉＷやＴｉＮなどのバリ
アメタルが用いられることが覆い。すなわち、コンタク
トホール上にこれらのバリアメタルを形成し、この上に
通常のＡｌもしくはその合金膜を形成して、一連の基板
加熱，スパッタエッチ，スパッタリング成膜を行うよう
にして、積層配線を形成するようにしている。

【００１５】

【発明が解決しようとする課題】しかしながら、Ｔｉ又
はＴｉ合金からなるバリアメタルが形成されている配線
上に、層間絶縁膜を介して前述したスパッタリング法に
より次の配線となるＡｌなどの金属を成膜する場合、ス
ルーホール抵抗あるいはコンタクト抵抗が不安定にな
り、製品の歩留りが低下するという問題があった。この
理由として、スパッタ装置のチャンバー内に導入した不
活性ガス中の不純物や、チャンバー内の残留ガス，微小
なリーク、あるいは基板加熱時に基板から発生するガス
が原因と考えられる。

【００１６】すなわち、スルーホール部あるいはコンタ
クトホール部に露出しているＴｉ又はＴｉ合金膜の表面
は、スパッタエッチにより一度清浄にしているが、この
面が上述した不純物により汚染されてしまい、この上に
成膜するＡｌ膜のオーミックコンタクトが不安定になる
ためと思われる。この現象は、基板が真空中で待機する
場合、待機するチャンバーの真空度が悪いほど顕著にな
る。例えば、図４（ｂ）に示した製造装置では、基板が
セパレートチャンバー３７で待機するとき、その真空度
が悪いほど上述した不良が発生しやすい。Ｔｉ又はＴｉ
合金の表面が変質しやすいのは、Ｔｉのゲッターの性質
が関連しているものと考えられる。

【００１７】また、加熱を終えた基板がスパッタリング
されるとき、次の基板の加熱が行われるという、基板加
熱とスパッタエッチングが同時に行われる従来の枚葉式
スパッタ装置の成膜手法では、色々なスパッタエッチン
グ，スパッタリングの条件に対して、基板加熱温度を適
切な値に合わせることが非常に困難であるという問題が
あった。例えば、前述したようなオーミックコンタクト
の問題を避けるために、スパッタエッチング前に何もし
ないポーズ時間を設けてインデックスを合わせると、そ
の間に基板温度が下がってしまい、成膜における膜質不
良や、基板の下地段差部でのカバレッジ不良などを引き
起こすという問題があった。

【００１８】この発明は、以上のような問題点を解消す
るためになされたものであり、既に形成されている下地
の金属膜上に、歩留りよく次の金属膜を接続形成できる
ようにすることを目的とする。

【００１９】

【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板を加熱処理部で所定の処理時間
で加熱する第１の工程と、その後直ちに半導体基板をス
パッタエッチング処理部に搬送してスパッタエッチング
を行う第２の工程と、その後直ちに半導体基板を金属膜
成膜処理部に搬送して金属膜を成膜する第３の工程とを
含み、第３の工程で第１の半導体基板を処理している間
に、次に処理される第２の半導体基板を第１あるいは第
２の工程で処理する半導体装置の製造方法において、ま
ず、第１の工程で前記所定の処理時間で処理した場合に
おいて、第３の工程における第１の半導体基板の処理が
終了する予定の第１の予定時刻と、第２の工程における
第２の半導体基板の処理が終了する予定の第２の予定時
刻とを比較し、その比較の結果、第１の予定時刻が第２
の予定時刻より遅い場合、少なくとも第１の予定時刻よ
り第２の予定時刻を引いた時間だけ、第２の半導体基板
の第１の工程における所定の処理時間を増加することを
特徴とする。また、半導体基板上に形成された第１の金
属膜上に設けられて所定領域に開けられその第１の金属
膜が露出した穴を有する絶縁膜を介し、第２の金属膜を
形成することを特徴とする。

【００２０】

【作用】スパッタエッチングによるクリーニングをした
後、このクリーニングによる効果が発揮されている状態
で、次の成膜処理がなされる。

【００２１】

【実施例】以下この発明の１実施例を図を参照して説明
する。実施例１．図１（ａ）〜（ｄ）は、本発明における半導
体装置の製造過程を示す断面図である。ここでは簡単の
ために、この発明にかかわる２層配線を有する半導体装
置の配線層部分の製造過程について説明する。図１
（ａ）は、１層目の配線を形成した状態を示すものであ
り、シリコン基板１１上に絶縁のための酸化シリコン膜
１２を形成した後、金属配線１３を形成し、その上に低
温酸化シリコン膜１４，平坦化のためのシリカフィルム
１５，低温酸化シリコン膜１６が形成される。

【００２２】金属配線１３は、スパッタリングによりＡ
ｌ膜とその上にＴｉ膜（第１の金属膜）を成膜した後、
これをフォトリソグラフィとエッチングにより配線パタ
ーンとして形成される。スパッタリングにより成膜した
Ａｌ膜は０．６〜１μｍ程度の膜厚、Ｔｉ膜は０．１５
μｍ程度の膜厚である。なお、Ａｌ膜の代わりに、Ａｌ
合金膜を用いるようにしても良い。また、低温酸化シリ
コン膜１４，１６はＣＶＤ法により成膜され、シリカフ
ィルム１５は塗布して加熱することで形成される。

【００２３】以上のようにして、１層目の配線が形成さ
れた後、低温シリコン膜１４、１６の所定部分をエッチ
ング除去してスルーホール１７を形成する。このエッチ
ングでは、まず等方的なエッチングにより低温酸化シリ
コン膜１６をエッチングした後、ＲＩＥなどの異方性エ
ッチングにより低温酸化シリコン膜１４をエッチング
し、金属配線１３の表面のＴｉ（第１の金属膜）を露出
させる。このエッチングでは、金属配線１３の表面のＴ
ｉも若干エッチングされ、スルーホール１７の領域のＴ
ｉは０．１μｍ程度の膜厚となる。

【００２４】この結果、図１（ｂ）に示すように、スル
ーホール１７が形成されるとともに、Ｔｉが変質したこ
とによる変質層１８と付着物１９とが残る。スルーホー
ル１７形成において用いた、フォトリソグラフィで形成
した選択エッチングのためのレジストパターンは、通常
レジスト剥離により除去される。しかし、これが完全で
ないために、残ったものがこの付着物１９である。

【００２５】以上のようにしてスルーホール１７が形成
されたら、図１（ｃ）に示すように、この上にＡｌ膜
（第２の金属膜）とＴｉ膜をスパッタリングにより成膜
し、金属膜２０を形成する。ここで、この金属膜２０の
スパッタリングによる形成に先立って、そのスパッタリ
ングの同一真空中で、スパッタエッチングを行い、スル
ーホール１７部分のＴｉ膜上の変質層１８や、スルーホ
ール１７側壁に残渣する付着物１９を除去しておき、金
属膜２０と金属配線１３とのオーミックコンタクトを安
定させる。このスパッタエッチングを行うにあたって、
シリコン基板１１を適度な温度に加熱してから行い、か
つ、スパッタエッチングを行った後は、基板搬送時間以
外の待機時間なしに、直ちにスパッタリングによるＡｌ
の成膜を行う。

【００２６】ここで、図４（ａ）を用いて、上述した待
機時間なしにスパッタリングを行う工程について説明す
る。まず、処理対象の基板３１は、クリーニングチャン
バー３２のヒート部３４で１００〜２００℃程度に加熱
される。その後、スパッタエッチング部３５で、変質層
１８および付着物１９（図１）を除去するように、スル
ーホール１７内に露出している金属配線１３の表面など
を１００〜２００Å程度、スパッタエッチングによりエ
ッチングする。

【００２７】このスパッタエッチングは、１０^-7〜１０
^-8Ｔｏｒｒの高真空に排気したクリーニングチャンバー
３２内に、数ｍＴｏｒｒの圧力になるようにＡｒなどの
不活性ガスを導入し、高周波放電することにより行われ
る。このスパッタエッチングにおける高周波放電のパワ
ーや放電時間は、変質層１８の程度によって適宜設定す
る。

【００２８】次に、このスパッタエッチングが終了した
ら、基板３１をゲートバルブ３６を介して、クリーニン
グチャンバー３２と同様に真空排気され数ｍＴｏｒｒの
圧力でＡｒなどの不活性ガスが導入されたスパッタチャ
ンバー３３に搬入する。そして、位置Ａにおいて、直流
放電することにより不活性ガスのプラズマを発生させ、
直ちにＡｌのスパッタリングによる成膜を行う。そし
て、次に、位置Ｂまたは位置Ｃで必要に応じて基板３１
を冷却し、Ｔｉのスパッタリングによる成膜を行う。こ
こで、成膜したＡｌの膜厚は０．８〜１．８μｍ程度で
あり、Ｔｉは０．１５μｍ程度である。

【００２９】このとき、基板加熱とスパッタエッチング
とスパッタリングによる成膜とにおける処理タイミング
を合わせることが重要である。すなわち、図４（ａ）に
示すスパッタ装置においては、ヒート部３４における基
板加熱，スパッタエッチング部３５におけるクリーニン
グ，スパッタチャンバー３３における成膜が次々と並列
処理できるようになっているが、まず、基板加熱とクリ
ーニングとが同時に行われないようにする。すなわち、
ヒート部３４の上に処理基板がある場合は、スパッタエ
ッチング部３５に先行している処理基板が存在しないよ
うにする。

【００３０】そして、スパッタエッチング部３５におけ
るクリーニング処理が終了した時点で、直ちにスパッタ
チャンバー３３における次の成膜処理が行えるように、
先行している処理基板の成膜処理状態により、スパッタ
エッチング部３５におけるクリーニング処理を開始する
ようにする。ここで、クリーニング処理が終了してスパ
ッタエッチング部３５からスパッタチャンバー３３に搬
送を開始してから成膜が開始されるまでの時間を、４０
秒以内とすることが望ましい。

【００３１】ところで、以下のような状態の場合、問題
はあまり起きない。すなわち、スパッタチャンバー３３
内の位置Ａでのスパッタリング時間、位置Ｂまたは位置
Ｃでのスパッタリング時間があまり長くかかるものでは
なく、総合的には、前処理の基板加熱とスパッタエッチ
ングによるクリーニングの段階の方が時間がかかる場合
である。これに対して、その前処理の時間の方が逆に短
く、成膜処理の方が時間がかかる場合、クリーニングチ
ャンバー３２におけるヒート部３４の加熱処理時間を長
くして、成膜処理のタイミングに合わせる。すなわち、
（成膜処理にかかる時間−通常のクリーニング処理の時
間）だけ、ヒート部３４での熱処理時間を増やし、クリ
ーニング後の成膜処理前で、待機時間が発生しないよう
にする。

【００３２】この場合、通常の加熱処理時間より超過す
る時間帯は、ヒート部３４の設定を基板温度を保持する
ような条件としておく。クリーニングチャンバー３２で
処理基板の加熱とスパッタエッチングによるクリーニン
グとを１枚の処理基板毎に連続処理することで、基板温
度の低下を防止できる。図３は、上述したスパッタ装置
における各処理の処理タイミングを示すタイミングチャ
ートである。図３（ａ）はこの発明によるタイミングを
示し、図３（ｂ）は従来の製造方法におけるタイミング
を示している。

【００３３】図３（ａ）に示すように、本発明によれ
ば、先に処理されている処理基板がまだスパッタによる
成膜処理中で、次の処理基板は成膜処理にすぐには移行
できない場合は、この処理基板をヒート部３４で加熱処
理しながら保持するようにしてある。そして、スパッタ
エッチングによるクリーニングがされた処理基板は、搬
送以外の待機時間なしに、直ちに成膜処理がなされる。

【００３４】このため、以下に示すような状況でも、こ
の発明によれば、成膜前の下地の表面の汚染を最小限度
に抑えることができ、その結果スルーホール抵抗を安定
化することができる。すなわち、クリーニングチャンバ
ー３２，スパッタチャンバー３３に導入したスパッタガ
スへの不純物混入や、チャンバー内の残留ガス、および
微小なリークなどが、従来では問題となるほどあった場
合でも、スルーホール抵抗を安定化することができる。

【００３５】以上のようにして、金属膜２０を形成した
後、フォトリソグラフィにより、この金属膜２０上にレ
ジストパタンを形成し、これをマスクとしてエッチング
処理する。このことにより、図１（ｄ）に示すように、
Ａｌ膜とＴｉ膜とからなる金属配線２０ａを、下層の金
属配線１３と良好な接続状態で形成できる。

【００３６】実施例２．ところで、上記実施例では、金
属配線１３や金属配線２０ａの構成としてＡｌの上には
Ｔｉ膜を形成しておくようにしたが、このＴｉがＴｉＮ
の場合について以下に説明する。ＴｉＮをスパッタリン
グにより成膜する場合、そのスパッタガスとしてはＡｒ
ガスなどの不活性ガスに加え、窒素を添加する。このた
め、上記実施例１のように、Ａｌの成膜と同一のチャン
バーを用いることができない。

【００３７】このＴｉＮの成膜とＡｌの成膜は、図４
（ｂ）に示すようなスパッタ装置を用いる。これは、各
チャンバーに接続しているセパレートチャンバー３７
と、クリーニングを行うプロセスチャンバー３８と、Ａ
ｌの成膜を行うプロセスチャンバー３９と、ＴｉＮの成
膜を行うプロセスチャンバー４０と、プロセスチャンバ
ー４４と、複数枚の処理対象の基板３１がセットされた
キャリアが設置されるロードロックチャンバー４５と、
各チャンバー間を分離するゲートバルブ４６とから構成
され、プロセスチャンバー３９，４０にはスパッタカソ
ード４７があり個別にスパッタリングが行えるようにな
っている。

【００３８】このスパッタ装置においては、まず、大気
に解放されているロードロックチャンバー４５に基板３
１が入ったキャリアをセットし、ここを大気より遮断し
て真空排気する。ロードロックチャンバー４５がセパレ
ートチャンバー３７と同程度の真空度になったら、ロー
ドロックチャンバー４４のゲートバルブ４６を開けて、
基板３１をセパレートチャンバー３７に搬入する。

【００３９】次いで、その基板３１をプロセスチャンバ
ー３８に搬入して１００〜２００℃程度に加熱した後、
引き続き、スパッタエッチングを行ってクリーニングす
る。このクリーニングが終了したら、基板３１をセパレ
ートチャンバー３７を経てプロセスチャンバー３９に搬
入する。そして、前述したように、絶縁膜のコンタクト
ホール部で下層配線の表面（ＴｉＮ：第１の金属膜）が
露出している状態の上に、直ちにスパッタリングによる
Ａｌ（第２の金属膜）の成膜を行う。

【００４０】Ａｌの成膜が終了したら、再びセパレート
チャンバー３７を経て、基板３１をプロセスチャンバー
４０に搬入する。そして、必要に応じて冷却などした
後、ＴｉＮの成膜を行う。この成膜は、Ａｒガスと窒素
ガスとを約２：１の割合としたスパッタガスを用い、こ
れをチャンバ内が１０ｍＴｏｒｒ程度となるように導入
してＴｉターゲットをスパッタリングすることにより行
う。

【００４１】以上に示した一連のプロセスの場合、基板
３１の加熱とスパッタエッチングによるクリーニングお
よびスパッタリングによる成膜のそれぞれの工程のイン
デックスを合わせることが重要であり、クリーニングを
した後は、上記実施例１と同様に、搬送以外に待機時間
がないようにすることが重要である。すなわち、プロセ
スチャンバー３９でのスパッタリングによる成膜時間
と、プロセスチャンバー４０でのスパッタリングによる
成膜時間が、そこでの基板冷却時間を含めても、その前
に行われる基板加熱とクリーニング（スパッタエッチン
グ）の時間より短ければ、クリーニングが終了した時点
では先行している処理基板の成膜処理はすでに終了して
おり、すぐに成膜に移行できるので問題はない。

【００４２】これに対して、成膜時間の方がその前に行
われるクリーニングの時間より長い場合は、プロセスチ
ャンバー３８での加熱（保温）時間を長くしてここで処
理基板を待機させるようにし、スパッタエッチングをし
た時点では、先行している処理基板の成膜処理が終了し
ているようにする。プロセスチャンバー３８における加
熱時間が長くなる分は、加熱温度を下げて、クリーニン
グのための基板温度を保つような条件としておく。この
実施例においても、図３（ａ）に示すタイミングで各処
理が行われる。

【００４３】実施例３．ところで、上記実施例では、Ａ
ｌ（第２の金属膜）をＴｉまたはＴｉＮ（第１の金属
膜）の上に形成する場合について述べたが、これに限る
ものではなく、Ｔｉと他の金属との合金の上にＡｌを成
膜する場合についても同様である。図２は、この発明の
第３の実施例における半導体装置の製造方法を説明する
ための断面図である。

【００４４】まず、図２（ａ）に示すように、シリコン
基板１１上に酸化シリコン膜１２を形成した後、この酸
化シリコン膜１２に拡散層２１に達するコンタクトホー
ル２２を形成する。次に、図２（ｂ）に示すように、拡
散層２１上に白金シリサイド層２３を形成する。白金シ
リサイド層２３は、シリコン基板１１上に白金を成膜し
て熱処理を行い、拡散層２１上の白金をシリサイド化す
ることで形成する。未反応の白金は、シリサイド化をし
た後、エッチング除去する。

【００４５】次に、図２（ｃ）に示すように、白金シリ
サイド層２３を形成したシリコン基板１１上に、ＴｉＷ
をスパッタリングにより成膜し、フォトリソグラフィと
エッチングによりパターニングしてＴｉＷ膜２４を形成
する。ここで、ＴｉＷを成膜する前に、成膜のスパッタ
リングと同一の真空中でスパッタエッチングして白金シ
リサイド層２３表面の酸化層を除去しておくことで、Ｔ
ｉＷ膜２４と白金シリサイド層２３とのオーミックコン
タクトを安定させる。

【００４６】次に、図２（ｄ）に示すように、Ａｌ膜２
５をスパッタリングにより成膜する。この成膜に関して
は、成膜直前に、前述したように、１００〜２００℃程
度の基板加熱を行った後、スパッタエッチングを行って
ＴｉＷ膜２４表面を５０〜１００Å程度エッチングする
ことで変質層１８を除去しておく。そして、基板搬送以
外の待機時間なしに、直ちにＡｌ膜２５の成膜を行う。
このクリーニングからＡｌ膜２５の成膜までの間隔は、
基板搬送以外に１０秒以内、好ましくは、２秒以内とす
る。

【００４７】以上のことにより、Ａｌ膜２５を成膜する
時点でのＴｉＷ膜２４表面は、その汚染が最小限に抑え
られ、ＴｉＷ膜２４とＡｌ膜２５とのコンタクト抵抗を
安定化させることができる。この後、図示していない
が、フォトリソグラフィとエッチングなどによりＡｌ膜
２５を加工して、配線や電極を形成する。

【００４８】以上示したように、この発明によれば、ス
パッタエッチングによるクリーニングの後、搬送などの
時間以外に待機時間を設けずに成膜処理を行うようにし
た。この結果、例えば、従来のように、図４（ａ）に示
したスパッタ装置において、クリーニングの後、位置Ａ
で待機した後、位置Ｂで成膜処理がなされた場合、４５
秒間のスパッタエッチングによるクリーニングをしてい
たときは基板１枚あたりの良品数が平均２．６個，２０
秒間のスパッタエッチングによるクリーニングをしてい
たときは基板１枚あたりの良品数が平均０．２個であっ
た。

【００４９】これに対して、位置Ａですぐに成膜を始め
た場合は、４５秒間のスパッタエッチングによるクリー
ニングをしていたときは基板１枚あたりの良品数が平均
２．８個，２０秒間のスパッタエッチングによるクリー
ニングをしていたときは基板１枚あたりの良品数が平均
約４個であった。以上に示したように、スパッタクリー
ニングの後、位置Ａですぐに成膜される場合に比較し
て、位置Ａで保温されることにより位置Ｂでの成膜まで
に時間を有する場合は、基板１枚あたりの良品数が少な
いことが分かる。また、スパッタクリーニングの時間が
短いほど、基板１枚あたりの良品数が少ないことが分か
る。

【００５０】

【発明の効果】以上説明したように、この発明によれ
ば、スパッタクリーニングの後、スパッタリングによる
成膜まで、搬送時間以外に時間が発生するような場合、
スパッタクリーニングの前の加熱処理において待機する
ようにした。このため、どのような場合においても、ス
パッタクリーニングを行った後、搬送の時間以外に余分
な待機時間なく、すぐに成膜を行うことができる。そし
て、スパッタによるクリーニングをしてから成膜を行う
場合、そのクリーニングの効果を有効に発揮でき、異物
混入などの不良発生を抑えて歩留りよく成膜ができると
いう効果がある。

【図面の簡単な説明】

【図１】本発明における半導体装置の製造過程を示す
断面図である。

【図２】この発明の第２の実施例における半導体装置
の製造方法を説明するための断面図である。

【図３】図３に示したスパッタ装置における各処理の
処理タイミングを示すタイミングチャートである

【図４】代表的なスパッタ装置の構成を示す平面図で
ある。

【符号の説明】

１１…シリコン基板、１２…酸化シリコン膜、１３，２
０ａ…金属配線、１４，１６…低温酸化シリコン膜、１
５…シリカフィルム、１７…スルーホール，１８…変質
層，１９…付着物，２０…金属膜。

Claims

(57)【特許請求の範囲】

【請求項１】加熱処理部とスパッタエッチング処理部
と金属膜成膜処理部とを真空チャンバ内に備えたスパッ
タ装置を用い、半導体基板を前記加熱処理部で所定の処
理時間で加熱する第１の工程と、その後直ちに前記半導
体基板を前記スパッタエッチング処理部に搬送してスパ
ッタエッチングを行う第２の工程と、その後直ちに前記
半導体基板を前記金属膜成膜処理部に搬送して金属膜を
成膜する第３の工程とを含み、前記第３の工程で第１の
半導体基板を処理している間に、次に処理される第２の
半導体基板を前記第１あるいは第２の工程で処理する半
導体装置の製造方法において、前記第１の工程で前記所定の処理時間で処理した場合に
おいて、前記第３の工程における前記第１の半導体基板
の処理が終了する予定の第１の予定時刻と、前記第２の
工程における前記第２の半導体基板の処理が終了する予
定の第２の予定時刻とを比較し、その比較の結果、前記第１の予定時刻が前記第２の予定
時刻より遅い場合、少なくとも前記第１の予定時刻より
前記第２の予定時刻を引いた時間だけ、前記第２の半導
体基板の前記第１の工程における前記所定の処理時間を
増加することを特徴とする半導体装置の製造方法。
【請求項２】加熱処理部とスパッタエッチング処理部
と第１および第２の金属膜成膜処理部とを真空チャンバ
内に備えたスパッタ装置を用い、半導体基板を前記加熱
処理部で所定の処理時間で加熱する第１の工程と、その
後直ちに前記半導体基板を前記スパッタエッチング処理
部に搬送してスパッタエッチングを行う第２の工程と、
その後直ちに前記半導体基板を前記第１の金属膜成膜処
理部に搬送して第１の金属膜を成膜する第３の工程と、
その後直ちに前記半導体基板を前記第２の金属膜成膜処
理部に搬送して第２の金属膜を成膜する第４の工程とを
含み、前記第３あるいは第４の工程で第１の半導体基板
を処理している間に、次に処理される第２の半導体基板
を前記第１あるいは第２の工程で処理する半導体装置の
製造方法において、前記第１の工程で前記所定の処理時間で処理した場合に
おいて、前記第４の工程における前記第１の半導体基板
の処理が終了する予定の第１の予定時刻と、前記第２の
工程における前記第２の半導体基板の処理が終了する予
定の第２の予定時刻とを比較し、その比較の結果、前記第１の予定時刻が前記第２の予定
時刻より遅い場合、少なくとも前記第１の予定時刻より
前記第２の予定時刻を引いた時間だけ、前記第２の半導
体基板の前記第１の工程における前記所定の処理時間を
増加することを特徴とする半導体装置の製造方法。
【請求項３】請求項１または２記載の半導体装置の製
造方法において、前記第１の工程で処理がなされているときは、前記第２
の工程の処理が行われていないことを特徴とする半導体
装置の製造方法。
【請求項４】請求項１から３いずれか１項記載の半導
体装置の製造方法において、半導体基板上に形成された第１の金属膜上に設けられて
所定領域に開けられ前記第１の金属膜が露出した穴を有
する絶縁膜を介して、前記第２の金属膜を形成すること
を特徴とする半導体装置の製造方法。