JPH10189719A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10189719A JPH10189719A JP35045496A JP35045496A JPH10189719A JP H10189719 A JPH10189719 A JP H10189719A JP 35045496 A JP35045496 A JP 35045496A JP 35045496 A JP35045496 A JP 35045496A JP H10189719 A JPH10189719 A JP H10189719A
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Abstract
(57)【要約】
【課題】 本発明は、配線層間の絶縁膜にＳＯＧ（スピ
ン・オン・グラス）膜を用いた半導体装置の接続孔形成
において発生するポイズンドビア不良を防止した半導体
装置を半導体装置の製造に使用する装置を利用して製造
する方法を提供するものである。 【解決手段】 半導体素子基板上に下層配線層、上層配
線層とその中間にＳＯＧ膜を含む配線層間絶縁膜よりな
る半導体装置の下層配線層と上層配線層の導通をはかる
接続孔を有し、該接続孔側壁に露出するＳＯＧ膜を保護
する半導体装置の製造において、下層配線層とＳＯＧ膜
を含む配線層間絶縁膜を形成し、接続孔を形成し、更に
その上面にスパッタ法によりTiN 膜を形成し、後にスパ
ッタエッチにて下層配線層表面及び接続孔底部のTiN を
異方性スパッタエッチで除去し、接続孔側壁にのみTiN
を形成するようにし、引続き同スパッタ装置にて上層配
線層を真空雰囲気中で連続形成するこを特徴とする半導
体装置の製造方法。
ン・オン・グラス）膜を用いた半導体装置の接続孔形成
において発生するポイズンドビア不良を防止した半導体
装置を半導体装置の製造に使用する装置を利用して製造
する方法を提供するものである。 【解決手段】 半導体素子基板上に下層配線層、上層配
線層とその中間にＳＯＧ膜を含む配線層間絶縁膜よりな
る半導体装置の下層配線層と上層配線層の導通をはかる
接続孔を有し、該接続孔側壁に露出するＳＯＧ膜を保護
する半導体装置の製造において、下層配線層とＳＯＧ膜
を含む配線層間絶縁膜を形成し、接続孔を形成し、更に
その上面にスパッタ法によりTiN 膜を形成し、後にスパ
ッタエッチにて下層配線層表面及び接続孔底部のTiN を
異方性スパッタエッチで除去し、接続孔側壁にのみTiN
を形成するようにし、引続き同スパッタ装置にて上層配
線層を真空雰囲気中で連続形成するこを特徴とする半導
体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、配線層間の絶縁膜
にＳＯＧ（スピン・オン・グラス）膜を用いた半導体装
置の接続孔形成において発生するポイズンドビア不良を
防止した半導体装置の製造方法に関する。
にＳＯＧ（スピン・オン・グラス）膜を用いた半導体装
置の接続孔形成において発生するポイズンドビア不良を
防止した半導体装置の製造方法に関する。
【０００２】
【従来の技術】マルチメデイアの進展にともない、半導
体装置に要求される性能はより高速化、大容量化が求め
られている。これに伴いＬＳＩの製造プロセスは更なる
高集積化のための微細化加工技術が研究開発されてい
る。このようにＬＳＩの微細化が進むに連れて配線の多
層配線化が進み、その配線層間の平坦化手段には、製造
の簡易性からＳＯＧの塗布式の絶縁膜形成が用いられて
いる。従来の配線接続孔を有する半導体装置の構造は、
図１に示すように下層配線層１と上層配線層３との間に
配線層間絶縁膜２を有する構造である。この配線層間絶
縁膜２にＳＯＧ膜を有する該膜は、プラズマTEOS／ＳＯ
Ｇ／プラズマTEOSというように、ＳＯＧ膜の上下にＣＶ
Ｄ法等により絶縁膜を挟み込んだ３層構造を採ってい
る。このような構造の配線層間に導通をとるために接続
孔４を形成すると、接続孔側壁にＳＯＧが露出する。こ
のような状態の接続孔に配線膜となるAl合金配線を、一
般に用いられているスパッタ法により形成すると、接続
孔の形成不良（ポイズンドビア）を生じ配線間の導通不
良による半導体製造の歩留りの低下を生じるとともに、
半導体装置自体の信頼性の低下をも招くことになる。
体装置に要求される性能はより高速化、大容量化が求め
られている。これに伴いＬＳＩの製造プロセスは更なる
高集積化のための微細化加工技術が研究開発されてい
る。このようにＬＳＩの微細化が進むに連れて配線の多
層配線化が進み、その配線層間の平坦化手段には、製造
の簡易性からＳＯＧの塗布式の絶縁膜形成が用いられて
いる。従来の配線接続孔を有する半導体装置の構造は、
図１に示すように下層配線層１と上層配線層３との間に
配線層間絶縁膜２を有する構造である。この配線層間絶
縁膜２にＳＯＧ膜を有する該膜は、プラズマTEOS／ＳＯ
Ｇ／プラズマTEOSというように、ＳＯＧ膜の上下にＣＶ
Ｄ法等により絶縁膜を挟み込んだ３層構造を採ってい
る。このような構造の配線層間に導通をとるために接続
孔４を形成すると、接続孔側壁にＳＯＧが露出する。こ
のような状態の接続孔に配線膜となるAl合金配線を、一
般に用いられているスパッタ法により形成すると、接続
孔の形成不良（ポイズンドビア）を生じ配線間の導通不
良による半導体製造の歩留りの低下を生じるとともに、
半導体装置自体の信頼性の低下をも招くことになる。
【０００３】従来、このポインズンドビアを防止するた
めに、接続孔を開口した後、プラズマSiN の絶縁膜をＣ
ＶＤ法により形成し、次に接続孔側壁のみに形成したSi
N 膜残すようにしてウエハ全面をエッチバックし、接続
孔側壁のＳＯＧ膜の露出を保護した後配線膜を形成する
方法が開示されている。
めに、接続孔を開口した後、プラズマSiN の絶縁膜をＣ
ＶＤ法により形成し、次に接続孔側壁のみに形成したSi
N 膜残すようにしてウエハ全面をエッチバックし、接続
孔側壁のＳＯＧ膜の露出を保護した後配線膜を形成する
方法が開示されている。
【０００４】
【発明が解決しようとする課題】上述の従来開示の方法
によりポインズンドビアを防した方法においては、ＳＯ
Ｇ膜の露出側面を保護するためウエハ全面をエッチバッ
クする手段を要するので、製造工程が複雑になるばかり
でなく保護膜の厚さの制御が困難である等の種々の難点
があった。本発明はこのような難点のない良好な配線接
続孔の形成を行う半導装置ならびに、半導体装置の製造
に一般に用いられるマルチチャンバ型スパッタ装置をそ
のまま使用できる半導体装置の製造方法を提供する。
によりポインズンドビアを防した方法においては、ＳＯ
Ｇ膜の露出側面を保護するためウエハ全面をエッチバッ
クする手段を要するので、製造工程が複雑になるばかり
でなく保護膜の厚さの制御が困難である等の種々の難点
があった。本発明はこのような難点のない良好な配線接
続孔の形成を行う半導装置ならびに、半導体装置の製造
に一般に用いられるマルチチャンバ型スパッタ装置をそ
のまま使用できる半導体装置の製造方法を提供する。
【０００５】
【課題を解決するための手段】本発明は、半導体素子基
板上に下層配線層、上層配線層とその中間にＳＯＧ膜を
含む配線層間絶縁膜よりなる半導体装置の下層配線層と
上層配線層の導通をはかる接続孔を有し、該接続孔側壁
に露出するＳＯＧ膜を保護する半導体装置の製造方法に
おいて、下層配線層とＳＯＧ膜を含む配線層間絶縁膜を
形成し、接続孔を形成し、更にその上面にスパッタ法に
よりTiN 膜を形成し、後にスパッタエッチにて下層配線
層表面及び接続孔底部のTiN を異方性スパッタエッチで
除去し、接続孔側壁にのみTiN を形成するようにし、引
続き同スパッタ装置にて上層配線層を真空雰囲気中で連
続形成するこを特徴とする半導体装置の製造方法であ
る。
板上に下層配線層、上層配線層とその中間にＳＯＧ膜を
含む配線層間絶縁膜よりなる半導体装置の下層配線層と
上層配線層の導通をはかる接続孔を有し、該接続孔側壁
に露出するＳＯＧ膜を保護する半導体装置の製造方法に
おいて、下層配線層とＳＯＧ膜を含む配線層間絶縁膜を
形成し、接続孔を形成し、更にその上面にスパッタ法に
よりTiN 膜を形成し、後にスパッタエッチにて下層配線
層表面及び接続孔底部のTiN を異方性スパッタエッチで
除去し、接続孔側壁にのみTiN を形成するようにし、引
続き同スパッタ装置にて上層配線層を真空雰囲気中で連
続形成するこを特徴とする半導体装置の製造方法であ
る。
【０００６】
【発明の実施の形態】本発明の半導体装置の下層配線
層、上層配線層は、一般に半導体装置に用いられている
材料を使用することができる。 例えば、Al、Al-Si 、
Al-Si-CuまたはAl-Cu からなるAl合金とその上下にTiや
TiN からなる高融点金属を挟んだ層構造である。また配
線層間絶縁膜は、一般に使用されるPE-TEOS （プラズマ
により生成されたSiO2膜) ／ＳＯＧ（スピン・オン・グ
ラス膜）／PE-TEOS 、PE-TEOS ／ＳＯＧ／ＰＳＧ／PE-T
EOS 、PE-TEOS ／ＳＯＧ／PE-TEOS ／ＳＯＧ／PE-TEOS
、PE-TEOS ／03 TEOS NSG ／PE-PEOS ／ＳＯＧ／PE-TE
OS 、PE-TEOS ／03 TEOS NSG ／PE-TEOS ／ＳＯＧ／03
TEOS NSG ／PE-TEOS 等のＳＯＧ膜を中間とした３層〜
６層の構造をなしている。本発明の半導体装置は図２に
示される構造を有するものである。図中１は下層配線
層、２は配線層間絶縁膜、３は上層配線層、４は接続
孔、５はTiN 保護膜を示す。
層、上層配線層は、一般に半導体装置に用いられている
材料を使用することができる。 例えば、Al、Al-Si 、
Al-Si-CuまたはAl-Cu からなるAl合金とその上下にTiや
TiN からなる高融点金属を挟んだ層構造である。また配
線層間絶縁膜は、一般に使用されるPE-TEOS （プラズマ
により生成されたSiO2膜) ／ＳＯＧ（スピン・オン・グ
ラス膜）／PE-TEOS 、PE-TEOS ／ＳＯＧ／ＰＳＧ／PE-T
EOS 、PE-TEOS ／ＳＯＧ／PE-TEOS ／ＳＯＧ／PE-TEOS
、PE-TEOS ／03 TEOS NSG ／PE-PEOS ／ＳＯＧ／PE-TE
OS 、PE-TEOS ／03 TEOS NSG ／PE-TEOS ／ＳＯＧ／03
TEOS NSG ／PE-TEOS 等のＳＯＧ膜を中間とした３層〜
６層の構造をなしている。本発明の半導体装置は図２に
示される構造を有するものである。図中１は下層配線
層、２は配線層間絶縁膜、３は上層配線層、４は接続
孔、５はTiN 保護膜を示す。
【０００７】本発明の半導体装置を製造する工程を図３
により説明する。半導体素子基板上に下層配線層１に配
線層間絶縁膜２を形成し、これに接続孔４を開口した半
導体装置材料（１）の開口部をTiN スパッタによりTiN
膜５を形成した半導体装置（２ａ）とする（第１工
程）。次にＲＦエッチングチャンバで配線間絶縁膜２の
表面および接続孔４の底部のTiN 膜を異方性スパッタエ
ッチにて除去し接続孔壁側のみにTiN 膜が形成した半導
体装置（２ｂ）とする（第２工程）。次に上層配線層３
を形成し、本発明の半導体装置（２ｃ）とする（第３工
程）。
により説明する。半導体素子基板上に下層配線層１に配
線層間絶縁膜２を形成し、これに接続孔４を開口した半
導体装置材料（１）の開口部をTiN スパッタによりTiN
膜５を形成した半導体装置（２ａ）とする（第１工
程）。次にＲＦエッチングチャンバで配線間絶縁膜２の
表面および接続孔４の底部のTiN 膜を異方性スパッタエ
ッチにて除去し接続孔壁側のみにTiN 膜が形成した半導
体装置（２ｂ）とする（第２工程）。次に上層配線層３
を形成し、本発明の半導体装置（２ｃ）とする（第３工
程）。
【０００８】本発明の上記製造工程において、第１工程
の下層配線層を形成する工程、（２ａ）工程のTiN 形成
工程，（２ｂ）工程の全面エッチ処理工程及び（２ｃ）
工程の上層配線層形成工程は、図４に示すマルチチャン
バのスパッタ装置が使用できる。図４において、配線層
を形成する部位が、42a 、42c のTi及びTiN スパタチャ
ンバ、42b のAl合金スパタチャンバであり、接続孔にTi
N 膜を形成する部位が41のスパタチャンバである。プロ
セスチャンバ内部にはスパッタ源のカソ−ドとウエハを
保持するウエハ−ホルダ−、チャンバ内を高真空に排気
するＣＲＹＯポンプおよびガス導入口（図示せず）等か
ら構成される。まずウエハ31は、ウエハ搬送ア−ム44に
よってウエハ−ロ−ダ−部32よりL/L チャンバ35に自動
搬送された後、高真空に真空引きされ、その後ウエハ搬
送ア−ム45によりセパレ−シヨンチャンバ43へ搬送され
る。プロセスチャンバ42ａ、42b 及び42c により配線層
のスパッタ成膜を行う、プロセスチャンバ41により接続
孔にTiN 膜を形成する。RFエッチ機構によりスパッタエ
ッチを行うスパッタエッチチャンバ40により全面RFスパ
ッタエッチを行い、ウエハ搬送ア−ムによって搬送さ
れ、ウエハホルダ−に乗せられる。ウエハホルダ−に乗
せられたウエハ31は、予めレシピ−に設定されていたプ
ロセス条件で自動成膜された後、これまでと逆の動作で
ウエハ31をセパレ−シヨンチャンバ43を介して次のプロ
セスチャンバ42a 、42b 、42c へ搬送し成膜処理を行
う。この処理を繰り返しウエハ上に積層膜を形成後最終
的にウエハ搬送ア−ム45によりL/L36 へ搬出し大気圧へ
解放後全てのウエハをウエハロ−ダ−部32のウエハ−カ
セット39へ戻して一連の処理を完了する。なお、図４の
33はクライオポンプ、３はタ−ボ分子ポンプ、35は入口
側ロ−ドロック室、36は出口側アンロ−ドロック室、37
は入口側ウエハ自動装填装置、38は出口側ウエハ自動装
填装置、39はウエハカセット、44はウエハ搬送ア−ムを
示す。
の下層配線層を形成する工程、（２ａ）工程のTiN 形成
工程，（２ｂ）工程の全面エッチ処理工程及び（２ｃ）
工程の上層配線層形成工程は、図４に示すマルチチャン
バのスパッタ装置が使用できる。図４において、配線層
を形成する部位が、42a 、42c のTi及びTiN スパタチャ
ンバ、42b のAl合金スパタチャンバであり、接続孔にTi
N 膜を形成する部位が41のスパタチャンバである。プロ
セスチャンバ内部にはスパッタ源のカソ−ドとウエハを
保持するウエハ−ホルダ−、チャンバ内を高真空に排気
するＣＲＹＯポンプおよびガス導入口（図示せず）等か
ら構成される。まずウエハ31は、ウエハ搬送ア−ム44に
よってウエハ−ロ−ダ−部32よりL/L チャンバ35に自動
搬送された後、高真空に真空引きされ、その後ウエハ搬
送ア−ム45によりセパレ−シヨンチャンバ43へ搬送され
る。プロセスチャンバ42ａ、42b 及び42c により配線層
のスパッタ成膜を行う、プロセスチャンバ41により接続
孔にTiN 膜を形成する。RFエッチ機構によりスパッタエ
ッチを行うスパッタエッチチャンバ40により全面RFスパ
ッタエッチを行い、ウエハ搬送ア−ムによって搬送さ
れ、ウエハホルダ−に乗せられる。ウエハホルダ−に乗
せられたウエハ31は、予めレシピ−に設定されていたプ
ロセス条件で自動成膜された後、これまでと逆の動作で
ウエハ31をセパレ−シヨンチャンバ43を介して次のプロ
セスチャンバ42a 、42b 、42c へ搬送し成膜処理を行
う。この処理を繰り返しウエハ上に積層膜を形成後最終
的にウエハ搬送ア−ム45によりL/L36 へ搬出し大気圧へ
解放後全てのウエハをウエハロ−ダ−部32のウエハ−カ
セット39へ戻して一連の処理を完了する。なお、図４の
33はクライオポンプ、３はタ−ボ分子ポンプ、35は入口
側ロ−ドロック室、36は出口側アンロ−ドロック室、37
は入口側ウエハ自動装填装置、38は出口側ウエハ自動装
填装置、39はウエハカセット、44はウエハ搬送ア−ムを
示す。
【０００９】次に、図４に示すマルチチャンバ装置を用
いて図３の本発明の工程に順じて説明する。まず、下層
配線層を図４に示されるマルチチャンバスパッタ装置を
用いて成膜し、後公知の方法により層間膜にＳＯＧ膜を
用いた配線層間絶縁膜を形成し、フォトリグラフィ技術
により配線層間絶縁膜をエッチングして接続孔を開口し
たウエハ図３（１）を図４に示すマルチチャンバ装置の
ウエハカセットに入れ処理を開始する。ウエハは図３
（２ａ）の接続孔保護膜を形成するために、前述した手
順でプロセスチャンバ41に搬送され、Ar及びN2の混合ガ
スによりTiN 反応性スパッタ法を用いてTiN を形成す
る。次に、スパッタエッチチャンバ40へ搬送され図３
（２ａ）で成膜したTiN を全面エッチバック処理され側
壁保護膜５を成膜し、図３（２ｂ）の接続孔側壁保護を
完成する。次に、下層配線層膜と同様にAl合金膜の上下
にTiやTiN などの高融点金属膜で挟み込む積層構造の上
層配線層を次のようにして形成する。この上層配線層膜
は、例えば下からTi/TiN/Al-Cu/TiNの３層を形成する場
合は、図３（２ｂ）の処理を終えたウエハを、プロセス
チャンバ41a に搬送し、まずTiをスパッタ法で作成し、
その後図３（２ａ）と同様にAr及びN2の混合ガスによる
反応性スパッタ法によりTiN を形成してTi/TiN積層膜が
できる。次に、ウエハはプロセスチャンバ41b へ搬送さ
れAl-Cu 膜を同様に成膜し、最後にプロセスチャンバ41
c へ搬送されAl合金上にTiN 膜をAr及びN2混合ガスによ
る反応性スパッタ法で形成し図３（２ｃ）の半導体装置
を作成する。
いて図３の本発明の工程に順じて説明する。まず、下層
配線層を図４に示されるマルチチャンバスパッタ装置を
用いて成膜し、後公知の方法により層間膜にＳＯＧ膜を
用いた配線層間絶縁膜を形成し、フォトリグラフィ技術
により配線層間絶縁膜をエッチングして接続孔を開口し
たウエハ図３（１）を図４に示すマルチチャンバ装置の
ウエハカセットに入れ処理を開始する。ウエハは図３
（２ａ）の接続孔保護膜を形成するために、前述した手
順でプロセスチャンバ41に搬送され、Ar及びN2の混合ガ
スによりTiN 反応性スパッタ法を用いてTiN を形成す
る。次に、スパッタエッチチャンバ40へ搬送され図３
（２ａ）で成膜したTiN を全面エッチバック処理され側
壁保護膜５を成膜し、図３（２ｂ）の接続孔側壁保護を
完成する。次に、下層配線層膜と同様にAl合金膜の上下
にTiやTiN などの高融点金属膜で挟み込む積層構造の上
層配線層を次のようにして形成する。この上層配線層膜
は、例えば下からTi/TiN/Al-Cu/TiNの３層を形成する場
合は、図３（２ｂ）の処理を終えたウエハを、プロセス
チャンバ41a に搬送し、まずTiをスパッタ法で作成し、
その後図３（２ａ）と同様にAr及びN2の混合ガスによる
反応性スパッタ法によりTiN を形成してTi/TiN積層膜が
できる。次に、ウエハはプロセスチャンバ41b へ搬送さ
れAl-Cu 膜を同様に成膜し、最後にプロセスチャンバ41
c へ搬送されAl合金上にTiN 膜をAr及びN2混合ガスによ
る反応性スパッタ法で形成し図３（２ｃ）の半導体装置
を作成する。
【００１０】
【実施例】下層配線層は下からTi 30nm /TiN 70nm /Al-
Cu 500nm /TiN 25nmとして図４に示すマルチチャンバス
パッタ装置を用いて成膜する。Al-Cu 合金の下のTi 30n
m/TiN 70nm の層は、１つのプロセスチャンバで連続形
成され、TiとTiN の成膜は、プロセスガスの切替えによ
り行う。即ち、Tiのスパッタ成膜にはArガスを用い、Ti
N のスパッタ成膜にはArとN2の混合ガスを用いる。この
ようにして下層配線層の形成が完了する。次に、配線層
間絶縁膜はプラズマ-TEOS でSiO 膜をＣＶＤにより300n
m 成膜する。次いでＳＯＧをスピンコート法により555n
m 塗布しキュワー炉で400 ℃で30分間焼き固める。さら
にO2プラズマ処理を施した後、ドライエッチング装置で
エッチングバック法により下層Al合金上にＳＯＧ層がな
くなるところまでエッチバックする。次にプラズマ-SiO
膜をＣＶＤにより300nm 成膜して配線層間絶縁膜を形成
する。次に、フォトリソグラフィ技術によりレジスト材
料で接続孔パターンを焼き付け、次に２段階エッチング
の手法を用いて300nm テーパーエッチ（等方性エッチ）
を行った後、垂直エッチ（異方性エッチ）にて下層配線
層のAl上まで層間絶縁膜をエッチングして下層配線と導
通を図る接続孔を形成する。次に図４のTiN スパッタチ
ャンバ41により接続孔側壁保護膜となるTiN を100nm に
形成し、後スパッタエッチチャンバ40で接続孔側壁以外
のTiN 膜を除去する。下層配線層の成膜と同様にマルチ
チャンバ−スパッタ装置を用いて、下からTi 200nm /Ti
N 20nm /Ti 5nm/Al-Cu 600nm /Ti 5nm/TiN 25nm/Ti 5nm
上層配線層を形成する。
Cu 500nm /TiN 25nmとして図４に示すマルチチャンバス
パッタ装置を用いて成膜する。Al-Cu 合金の下のTi 30n
m/TiN 70nm の層は、１つのプロセスチャンバで連続形
成され、TiとTiN の成膜は、プロセスガスの切替えによ
り行う。即ち、Tiのスパッタ成膜にはArガスを用い、Ti
N のスパッタ成膜にはArとN2の混合ガスを用いる。この
ようにして下層配線層の形成が完了する。次に、配線層
間絶縁膜はプラズマ-TEOS でSiO 膜をＣＶＤにより300n
m 成膜する。次いでＳＯＧをスピンコート法により555n
m 塗布しキュワー炉で400 ℃で30分間焼き固める。さら
にO2プラズマ処理を施した後、ドライエッチング装置で
エッチングバック法により下層Al合金上にＳＯＧ層がな
くなるところまでエッチバックする。次にプラズマ-SiO
膜をＣＶＤにより300nm 成膜して配線層間絶縁膜を形成
する。次に、フォトリソグラフィ技術によりレジスト材
料で接続孔パターンを焼き付け、次に２段階エッチング
の手法を用いて300nm テーパーエッチ（等方性エッチ）
を行った後、垂直エッチ（異方性エッチ）にて下層配線
層のAl上まで層間絶縁膜をエッチングして下層配線と導
通を図る接続孔を形成する。次に図４のTiN スパッタチ
ャンバ41により接続孔側壁保護膜となるTiN を100nm に
形成し、後スパッタエッチチャンバ40で接続孔側壁以外
のTiN 膜を除去する。下層配線層の成膜と同様にマルチ
チャンバ−スパッタ装置を用いて、下からTi 200nm /Ti
N 20nm /Ti 5nm/Al-Cu 600nm /Ti 5nm/TiN 25nm/Ti 5nm
上層配線層を形成する。
【００１１】
【発明の効果】本発明の配線層間絶縁膜にＳＯＧ膜を用
いた半導体装置は、同半導体装置の接続孔形成において
接続孔側壁に露出するＳＯＧ膜がTiN 膜により保護され
ているから、ポスイズンドビア不良防止が達成できる。
また、本発明の半導体装置の製造もこの半導体装置を製
造するに一般に用いられるマルチチャンバ型スパッタ装
置がそのまま使用できるので、高真空中で連続製造がで
き、加工の安定化およびスル−プットの短縮できる工業
的に有用な発明である。
いた半導体装置は、同半導体装置の接続孔形成において
接続孔側壁に露出するＳＯＧ膜がTiN 膜により保護され
ているから、ポスイズンドビア不良防止が達成できる。
また、本発明の半導体装置の製造もこの半導体装置を製
造するに一般に用いられるマルチチャンバ型スパッタ装
置がそのまま使用できるので、高真空中で連続製造がで
き、加工の安定化およびスル−プットの短縮できる工業
的に有用な発明である。
【図１】従来の配線接続孔を有する半導体装置の模式的
縦断面図である。
縦断面図である。
【図２】本発明の半導体装置の模式的縦断面図である。
【図３】本発明の半導体装置を製造する工程を示す模式
的縦断面図である。（１）は、下層配線層に配線層間絶
縁膜を形成し、接続孔を有する半導体装置の状態を示
し、（２ａ）はスパッタTiN 膜を形成した状態を示し、
（２ｂ）はスパッタエッチにより接続孔側壁にのみTiN
膜を保持させた状態を示し、（２ｃ）は上層配線層を形
成した状態を示す。
的縦断面図である。（１）は、下層配線層に配線層間絶
縁膜を形成し、接続孔を有する半導体装置の状態を示
し、（２ａ）はスパッタTiN 膜を形成した状態を示し、
（２ｂ）はスパッタエッチにより接続孔側壁にのみTiN
膜を保持させた状態を示し、（２ｃ）は上層配線層を形
成した状態を示す。
【図４】マルチチャンバ型スパッタ装置の模式図であ
る。
る。
【符号の説明】 １・・・下層配線層、２・・・配線層間絶縁膜、３・・
・上層配線層、４・・・接続孔、５・・・TiN 膜、31・
・・ウエハ、32・・・ウエハロ−ダ−部、33・・・クラ
イオポンプ、34・・・タ−ボ分子ポンプ、35・・・入口
側ロ−ドロック室、36・・・出口側アンロ−ドロック
室、37・・・入口側ウエハ自動装填装置、38・・・出口
側ウエハ自動装填装置、39・・・ウエハカセット、40・
・・スパッタエッチチャンバ、41・・・TiN スパッタチ
ャンバ、42a ・・・Ti及びTiN スパッタチャンバ、42b
・・・Al合金スパッタチャンバ、42ｃ・・・Ti及びTiN
スパッタチャンバ、43・・・セパレ−シヨンチャンバ
・上層配線層、４・・・接続孔、５・・・TiN 膜、31・
・・ウエハ、32・・・ウエハロ−ダ−部、33・・・クラ
イオポンプ、34・・・タ−ボ分子ポンプ、35・・・入口
側ロ−ドロック室、36・・・出口側アンロ−ドロック
室、37・・・入口側ウエハ自動装填装置、38・・・出口
側ウエハ自動装填装置、39・・・ウエハカセット、40・
・・スパッタエッチチャンバ、41・・・TiN スパッタチ
ャンバ、42a ・・・Ti及びTiN スパッタチャンバ、42b
・・・Al合金スパッタチャンバ、42ｃ・・・Ti及びTiN
スパッタチャンバ、43・・・セパレ−シヨンチャンバ
Claims (1)
- 【請求項１】 半導体素子基板上に下層配線層、上層配
線層とその中間にＳＯＧ膜を含む配線層間絶縁膜よりな
る半導体装置の下層配線層と上層配線層の導通をはかる
接続孔を有し、該接続孔側壁に露出するＳＯＧ膜を保護
する半導体装置の製造方法において、下層配線層とＳＯ
Ｇ膜を含む配線層間絶縁膜を形成し、接続孔を形成し、
更にその上面にスパッタ法によりTiN 膜を形成し、後に
スパッタエッチにて下層配線層表面及び接続孔底部のTi
N を異方性スパッタエッチで除去し、接続孔側壁にのみ
TiN を形成するようにし、引続き同スパッタ装置にて上
層配線層を真空雰囲気中で連続形成するこを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35045496A JPH10189719A (ja) | 1996-12-27 | 1996-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35045496A JPH10189719A (ja) | 1996-12-27 | 1996-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189719A true JPH10189719A (ja) | 1998-07-21 |
Family
ID=18410609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35045496A Pending JPH10189719A (ja) | 1996-12-27 | 1996-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189719A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010065305A (ja) * | 2008-09-12 | 2010-03-25 | Seiko Epson Corp | スパッタリング装置及び半導体装置の製造方法 |
-
1996
- 1996-12-27 JP JP35045496A patent/JPH10189719A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010065305A (ja) * | 2008-09-12 | 2010-03-25 | Seiko Epson Corp | スパッタリング装置及び半導体装置の製造方法 |
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