JPH04354118A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04354118A JPH04354118A JP3129394A JP12939491A JPH04354118A JP H04354118 A JPH04354118 A JP H04354118A JP 3129394 A JP3129394 A JP 3129394A JP 12939491 A JP12939491 A JP 12939491A JP H04354118 A JPH04354118 A JP H04354118A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、特にポリサイド配線の形成方法に関する。
に関し、特にポリサイド配線の形成方法に関する。
【０００２】
【従来の技術】図６〜図９は、従来の半導体装置におけ
るポリサイド配線の形成方法の主要工程を示す断面図で
ある。以下、図６〜図９を参照しつつその製造プロセス
の説明を行う。
るポリサイド配線の形成方法の主要工程を示す断面図で
ある。以下、図６〜図９を参照しつつその製造プロセス
の説明を行う。
【０００３】まず、半導体基板１上に形成された層間絶
縁膜２上に、減圧ＣＶＤ法により、多結晶シリコン膜３
を堆積する。この際、多結晶シリコン膜３の表面には、
図６に示すように、まばらに自然参加膜４が形成される
。
縁膜２上に、減圧ＣＶＤ法により、多結晶シリコン膜３
を堆積する。この際、多結晶シリコン膜３の表面には、
図６に示すように、まばらに自然参加膜４が形成される
。
【０００４】次に、多結晶シリコン膜３の表面上の自然
酸化膜４に対し、スパッタリング装置を用いてＲＦエッ
チング（スパッタエッチング）を施し、図７に示すよう
に、自然酸化膜４を除去する。
酸化膜４に対し、スパッタリング装置を用いてＲＦエッ
チング（スパッタエッチング）を施し、図７に示すよう
に、自然酸化膜４を除去する。
【０００５】そして、上記スパッタエッチングを行った
スパッタリング装置を用いて、スパッタエッチング以降
も真空状態を維持しながらスパッタリング法により、図
８に示すように、自然酸化膜４が除去された多結晶シリ
コン膜３上にタングステンシリサイド等の高融点金属で
あるメタルシリサイド膜５を堆積する。
スパッタリング装置を用いて、スパッタエッチング以降
も真空状態を維持しながらスパッタリング法により、図
８に示すように、自然酸化膜４が除去された多結晶シリ
コン膜３上にタングステンシリサイド等の高融点金属で
あるメタルシリサイド膜５を堆積する。
【０００６】その後、多結晶シリコン膜３及びメタルシ
リサイド膜５に対し、写真製版処理及びエッチング処理
を施すことによりパターニングして、図９に示すように
、多結晶シリコン膜３及びメタルシリサイド膜５からな
るポリサイド配線を形成し、さらに熱酸化法により全面
に層間絶縁膜６を形成する。
リサイド膜５に対し、写真製版処理及びエッチング処理
を施すことによりパターニングして、図９に示すように
、多結晶シリコン膜３及びメタルシリサイド膜５からな
るポリサイド配線を形成し、さらに熱酸化法により全面
に層間絶縁膜６を形成する。
【０００７】
【発明が解決しようとする課題】従来の半導体装置にお
けるポリサイド配線の形成方法は以上のように行われて
おり、多結晶シリコン膜３の表面に形成された自然酸化
膜４を除去する目的で、常にスパッタエッチングを行っ
ていた。しかしながら、自然酸化膜の除去にスパッタエ
ッチングを行うとエッチング時に多量のパーティクルが
発生し、製品の歩留まりを低下させてしまうという問題
点があった。
けるポリサイド配線の形成方法は以上のように行われて
おり、多結晶シリコン膜３の表面に形成された自然酸化
膜４を除去する目的で、常にスパッタエッチングを行っ
ていた。しかしながら、自然酸化膜の除去にスパッタエ
ッチングを行うとエッチング時に多量のパーティクルが
発生し、製品の歩留まりを低下させてしまうという問題
点があった。
【０００８】一方、スパッタエッチングを行わずに、自
然酸化膜４を残したまま多結晶シリコン膜３上にメタル
シリサイド膜５を形成すると、パーティクルは発生しな
いため歩留まりの低下を抑えることができる。
然酸化膜４を残したまま多結晶シリコン膜３上にメタル
シリサイド膜５を形成すると、パーティクルは発生しな
いため歩留まりの低下を抑えることができる。
【０００９】しかしながら、高温熱処理を伴う熱酸化法
によりメタルシリサイド膜５上に層間絶縁膜６を形成す
る際、酸化にあずかるシリコンが多結晶シリコン膜３か
らメタルシリサイド膜５の表面に吸い上げられる時に、
多結晶シリコン膜３とメタルシリサイド膜５との界面に
自然酸化膜４が存在すると、多結晶シリコン膜３からメ
タルシリサイド膜５へのシリコンの均一な吸い上げが行
うことができず、その界面に空洞が発生し、メタルシリ
サイド膜５が多結晶シリコン膜３から剥離してしまうと
いう問題点があった。
によりメタルシリサイド膜５上に層間絶縁膜６を形成す
る際、酸化にあずかるシリコンが多結晶シリコン膜３か
らメタルシリサイド膜５の表面に吸い上げられる時に、
多結晶シリコン膜３とメタルシリサイド膜５との界面に
自然酸化膜４が存在すると、多結晶シリコン膜３からメ
タルシリサイド膜５へのシリコンの均一な吸い上げが行
うことができず、その界面に空洞が発生し、メタルシリ
サイド膜５が多結晶シリコン膜３から剥離してしまうと
いう問題点があった。
【００１０】この発明は上記問題点を解決するためにな
されたもので、製品の歩留まりを向上させ、かつシリサ
イドが剥離することのないポリサイド構造を有する半導
体装置の製造が可能な半導体装置の製造方法を得ること
を目的とする。
されたもので、製品の歩留まりを向上させ、かつシリサ
イドが剥離することのないポリサイド構造を有する半導
体装置の製造が可能な半導体装置の製造方法を得ること
を目的とする。
【００１１】
【課題を解決するための手段】この発明にかかる請求項
１記載の半導体装置の製造方法は、半導体基板を準備す
る第１のステップと、所定の真空槽内で行うスパッタリ
ング法により、前記半導体基板上に多結晶シリコン膜を
形成する第２のステップと、前記所定の真空槽内で前記
第２のステップに連続して行うスパッタリング法により
、前記多結晶シリコン膜上にシリサイド膜を形成する第
３のステップとを備え、前記多結晶シリコン膜と前記シ
リサイド膜とによりポリサイド構造を形成する。
１記載の半導体装置の製造方法は、半導体基板を準備す
る第１のステップと、所定の真空槽内で行うスパッタリ
ング法により、前記半導体基板上に多結晶シリコン膜を
形成する第２のステップと、前記所定の真空槽内で前記
第２のステップに連続して行うスパッタリング法により
、前記多結晶シリコン膜上にシリサイド膜を形成する第
３のステップとを備え、前記多結晶シリコン膜と前記シ
リサイド膜とによりポリサイド構造を形成する。
【００１２】一方、この発明にかかる請求項２記載の半
導体装置の製造方法は、半導体基板を準備する第１のス
テップと、前記半導体基板上に、ＣＶＤ法により第１の
多結晶シリコン膜を形成する第２のステップと、所定の
真空槽内で行うスパッタリング法により、前記第１の多
結晶シリコン膜上に第２の多結晶シリコン膜を形成する
第３のステップと、前記所定の真空槽内で前記第３のス
テップに連続して行うスパッタリング法により、前記第
２の多結晶シリコン膜上にシリサイド膜を形成する第４
のステップとを備え、前記第１及び第２の多結晶シリコ
ン膜と前記シリサイド膜とによりポリサイド構造を形成
する。
導体装置の製造方法は、半導体基板を準備する第１のス
テップと、前記半導体基板上に、ＣＶＤ法により第１の
多結晶シリコン膜を形成する第２のステップと、所定の
真空槽内で行うスパッタリング法により、前記第１の多
結晶シリコン膜上に第２の多結晶シリコン膜を形成する
第３のステップと、前記所定の真空槽内で前記第３のス
テップに連続して行うスパッタリング法により、前記第
２の多結晶シリコン膜上にシリサイド膜を形成する第４
のステップとを備え、前記第１及び第２の多結晶シリコ
ン膜と前記シリサイド膜とによりポリサイド構造を形成
する。
【００１３】
【作用】この発明における請求項１記載の半導体装置の
製造方法における第３のステップは、所定の真空槽内で
第２のステップに連続して行うスパッタリング法により
、多結晶シリコン膜上にシリサイド膜を形成するため、
第２及び第３のステップは真空状態下で連続して行われ
ることになり、多結晶シリコン膜とシリサイド膜との界
面に自然酸化膜が形成されることはない。
製造方法における第３のステップは、所定の真空槽内で
第２のステップに連続して行うスパッタリング法により
、多結晶シリコン膜上にシリサイド膜を形成するため、
第２及び第３のステップは真空状態下で連続して行われ
ることになり、多結晶シリコン膜とシリサイド膜との界
面に自然酸化膜が形成されることはない。
【００１４】また、請求項２記載の半導体装置の製造方
法における第４のステップは、所定の真空槽内で第３の
ステップに連続して行うスパッタリング法により、第２
の多結晶シリコン膜上にシリサイド膜を形成するため、
第３及び第４のステップは真空状態下で連続して行われ
ることになり、第２の多結晶シリコン膜とシリサイド膜
との界面に自然酸化膜が形成されることはない。
法における第４のステップは、所定の真空槽内で第３の
ステップに連続して行うスパッタリング法により、第２
の多結晶シリコン膜上にシリサイド膜を形成するため、
第３及び第４のステップは真空状態下で連続して行われ
ることになり、第２の多結晶シリコン膜とシリサイド膜
との界面に自然酸化膜が形成されることはない。
【００１５】
【実施例】図１〜図３は、この発明の一実施例である半
導体装置におけるポリサイド配線の形成方法の主要工程
を示す断面図である。以下、図１〜図３を参照しつつそ
の製造プロセスの説明を行う。
導体装置におけるポリサイド配線の形成方法の主要工程
を示す断面図である。以下、図１〜図３を参照しつつそ
の製造プロセスの説明を行う。
【００１６】まず、半導体基板１上に形成された層間絶
縁膜２上に、減圧ＣＶＤ法により第１の多結晶シリコン
膜３を形成する。この際、第１の多結晶シリコン膜３の
表面には、図１に示すように、まばらに自然酸化膜４が
形成される。
縁膜２上に、減圧ＣＶＤ法により第１の多結晶シリコン
膜３を形成する。この際、第１の多結晶シリコン膜３の
表面には、図１に示すように、まばらに自然酸化膜４が
形成される。
【００１７】次に、真空状態のスパッタリング装置内で
行うスパッタリング法により、表面に自然酸化膜４が存
在する第１の多結晶シリコン膜３上に、図２に示すよう
に、膜厚が４００オンク゛ストロ−ム 以上の第２の多
結晶シリコン膜７を堆積する。
行うスパッタリング法により、表面に自然酸化膜４が存
在する第１の多結晶シリコン膜３上に、図２に示すよう
に、膜厚が４００オンク゛ストロ−ム 以上の第２の多
結晶シリコン膜７を堆積する。
【００１８】続いて、上記第２の多結晶シリコン膜７の
堆積を行ったスパッタリング装置を用いて、第２の多結
晶シリコン膜７の形成後もスパッタリング装置内を真空
状態に維持しながらスパッタリング法を行い、図２に示
すように、第２の多結晶シリコン膜７上にタングステン
シリサイド等の高融点金属シリサイドであるメタルシリ
サイド膜５を堆積する。
堆積を行ったスパッタリング装置を用いて、第２の多結
晶シリコン膜７の形成後もスパッタリング装置内を真空
状態に維持しながらスパッタリング法を行い、図２に示
すように、第２の多結晶シリコン膜７上にタングステン
シリサイド等の高融点金属シリサイドであるメタルシリ
サイド膜５を堆積する。
【００１９】その後、第１及び第２の多結晶シリコン膜
３、７及びメタルシリサイド膜５に対し、写真製版処理
及びエッチング処理を施すことによりパターニングして
、図３に示すように、第１及び第２の多結晶シリコン膜
３及び７並びにメタルシリサイド膜５からなるポリサイ
ド配線を形成し、さらに熱酸化法により全面にシリコン
酸化膜である層間絶縁膜６を形成する。
３、７及びメタルシリサイド膜５に対し、写真製版処理
及びエッチング処理を施すことによりパターニングして
、図３に示すように、第１及び第２の多結晶シリコン膜
３及び７並びにメタルシリサイド膜５からなるポリサイ
ド配線を形成し、さらに熱酸化法により全面にシリコン
酸化膜である層間絶縁膜６を形成する。
【００２０】このように、同一真空槽内でスパッタリン
グ法により連続して第２の多結晶シリコン膜７、メタル
シリサイド膜５を形成するため、メタルシリサイド膜５
との界面となる第２の多結晶シリコン膜７の表面には自
然酸化膜は形成されない。
グ法により連続して第２の多結晶シリコン膜７、メタル
シリサイド膜５を形成するため、メタルシリサイド膜５
との界面となる第２の多結晶シリコン膜７の表面には自
然酸化膜は形成されない。
【００２１】図４は第２の多結晶シリコン膜７の膜厚と
、メタルシリサイド膜５と第２の多結晶シリコン膜７と
の界面の剥離状態との関係を示した説明図である。同図
に示すように、第２の多結晶シリコン膜７の膜厚が４０
０オンク゛ストロ−ム 以上であれば、第１の多結晶シ
リコン膜３の表面に自然酸化膜４を残したままでも、ス
パッタエッチングを行い自然酸化膜を除去した従来プロ
セスのように、第２の多結晶シリコン膜７とメタルシリ
サイド膜５との界面に剥離は全く発生しない。
、メタルシリサイド膜５と第２の多結晶シリコン膜７と
の界面の剥離状態との関係を示した説明図である。同図
に示すように、第２の多結晶シリコン膜７の膜厚が４０
０オンク゛ストロ−ム 以上であれば、第１の多結晶シ
リコン膜３の表面に自然酸化膜４を残したままでも、ス
パッタエッチングを行い自然酸化膜を除去した従来プロ
セスのように、第２の多結晶シリコン膜７とメタルシリ
サイド膜５との界面に剥離は全く発生しない。
【００２２】これは、第２の多結晶シリコン膜７の膜厚
が４００オンク゛ストロ−ム 以上になると、メタルシ
リサイド膜５の形成後に、高温熱処理を伴う熱酸化法に
よりメタルシリサイド膜５上に層間絶縁膜６を形成する
際、酸化にあずかるシリコンの大半が第２の多結晶シリ
コン膜７からメタルシリサイド膜５上に均一に吸い上げ
られため、第１の多結晶シリコン膜３と第２の多結晶シ
リコン膜７との界面に自然酸化膜４が残存していても、
さほど影響を受けないからだと推測される。
が４００オンク゛ストロ−ム 以上になると、メタルシ
リサイド膜５の形成後に、高温熱処理を伴う熱酸化法に
よりメタルシリサイド膜５上に層間絶縁膜６を形成する
際、酸化にあずかるシリコンの大半が第２の多結晶シリ
コン膜７からメタルシリサイド膜５上に均一に吸い上げ
られため、第１の多結晶シリコン膜３と第２の多結晶シ
リコン膜７との界面に自然酸化膜４が残存していても、
さほど影響を受けないからだと推測される。
【００２３】図５は第１の多結晶シリコン膜３上に形成
された自然酸化膜４を除去するためにスパッタエッチン
グを行った場合と行わなかった場合との１半導体チップ
当りのパーティクル（１μｍ以上の異物）数の違いを示
したグラフである。本実施例では自然酸化膜４を除去し
ないため、スパッタエッチングを行っておらず、同図に
示すように、パーティクル発生数は、スパッタエッチン
グを行った従来例に比べ処理ロット数に関係なく低く抑
えることができ、製品歩留まりは向上する。
された自然酸化膜４を除去するためにスパッタエッチン
グを行った場合と行わなかった場合との１半導体チップ
当りのパーティクル（１μｍ以上の異物）数の違いを示
したグラフである。本実施例では自然酸化膜４を除去し
ないため、スパッタエッチングを行っておらず、同図に
示すように、パーティクル発生数は、スパッタエッチン
グを行った従来例に比べ処理ロット数に関係なく低く抑
えることができ、製品歩留まりは向上する。
【００２４】また、層間絶縁膜２上に直接形成する多結
晶シリコン膜は、従来同様、ＣＶＤ法により形成される
第１の多結晶シリコン膜３であるため、多結晶シリコン
膜３及び７の形成時に下層の層間絶縁膜２にダメージを
与えることはない。
晶シリコン膜は、従来同様、ＣＶＤ法により形成される
第１の多結晶シリコン膜３であるため、多結晶シリコン
膜３及び７の形成時に下層の層間絶縁膜２にダメージを
与えることはない。
【００２５】
【発明の効果】以上説明したように、請求項１記載の半
導体装置の製造方法における第３のステップは、所定の
真空槽内で第２のステップに連続して行うスパッタリン
グ法により、多結晶シリコン膜上にシリサイド膜を形成
するため、第２及び第３のステップは真空状態下で連続
して行われることになり、多結晶シリコン膜とシリサイ
ド膜との界面に自然酸化膜が形成されることはない。
導体装置の製造方法における第３のステップは、所定の
真空槽内で第２のステップに連続して行うスパッタリン
グ法により、多結晶シリコン膜上にシリサイド膜を形成
するため、第２及び第３のステップは真空状態下で連続
して行われることになり、多結晶シリコン膜とシリサイ
ド膜との界面に自然酸化膜が形成されることはない。
【００２６】したがって、シリサイド膜上に熱酸化法に
よりシリコン酸化膜を形成しても、多結晶シリコン膜か
らのシリコンの供給がシリサイド膜を介して均一に行わ
れるため、多結晶シリコン膜とシリサイド膜との界面に
剥離が生じることはない。
よりシリコン酸化膜を形成しても、多結晶シリコン膜か
らのシリコンの供給がシリサイド膜を介して均一に行わ
れるため、多結晶シリコン膜とシリサイド膜との界面に
剥離が生じることはない。
【００２７】また、自然酸化膜を除去する必要がないた
め、自然酸化膜の除去を目的としたスパッタエッチング
を行わない分、製品の歩留まりが向上する。
め、自然酸化膜の除去を目的としたスパッタエッチング
を行わない分、製品の歩留まりが向上する。
【００２８】同様のことが、請求項２記載の半導体装置
の製造方法より形成された第２の多結晶シリコン膜とシ
リサイド膜との界面においても当てはまるため、第２の
多結晶シリコン膜とシリサイド膜との界面剥離が生じる
ことはなく、製品の歩留まりが向上する。
の製造方法より形成された第２の多結晶シリコン膜とシ
リサイド膜との界面においても当てはまるため、第２の
多結晶シリコン膜とシリサイド膜との界面剥離が生じる
ことはなく、製品の歩留まりが向上する。
【００２９】加えて、請求項２記載の半導体装置の製造
方法によれば、第２の多結晶シリコン膜の下層に、ＣＶ
Ｄ法により第１の多結晶シリコン膜を形成するため、第
１及び第２の多結晶シリコン膜の形成時に、第１の多結
晶シリコン膜の下層にダメージを与えることもない。
方法によれば、第２の多結晶シリコン膜の下層に、ＣＶ
Ｄ法により第１の多結晶シリコン膜を形成するため、第
１及び第２の多結晶シリコン膜の形成時に、第１の多結
晶シリコン膜の下層にダメージを与えることもない。
【図１】この発明の一実施例である半導体装置のポリサ
イド配線の製造方法を示す断面図である。
イド配線の製造方法を示す断面図である。
【図２】この発明の一実施例である半導体装置のポリサ
イド配線の製造方法を示す断面図である。
イド配線の製造方法を示す断面図である。
【図３】この発明の一実施例である半導体装置のポリサ
イド配線の製造方法を示す断面図である。
イド配線の製造方法を示す断面図である。
【図４】図１〜図３で示した実施例の効果を示す説明図
である。
である。
【図５】図１〜図３で示した実施例の効果を示すグラフ
である。
である。
【図６】従来の半導体装置のポリサイド配線の製造方法
を示す断面図である。
を示す断面図である。
【図７】従来の半導体装置のポリサイド配線の製造方法
を示す断面図である。
を示す断面図である。
【図８】従来の半導体装置のポリサイド配線の製造方法
を示す断面図である。
を示す断面図である。
【図９】従来の半導体装置のポリサイド配線の製造方法
を示す断面図である。
を示す断面図である。
１ 半導体基板
３ 第１の多結晶シリコン膜（ＣＶＤ法）４
自然酸化膜
自然酸化膜
Claims (2)
- 【請求項１】 半導体基板を準備する第１のステップ
と、所定の真空槽内で行うスパッタリング法により、前
記半導体基板上に多結晶シリコン膜を形成する第２のス
テップと、前記所定の真空槽内で前記第２のステップに
連続して行うスパッタリング法により、前記多結晶シリ
コン膜上にシリサイド膜を形成する第３のステップとを
備え、前記多結晶シリコン膜と前記シリサイド膜とによ
りポリサイド構造を形成する半導体装置の製造方法。 - 【請求項２】 半導体基板を準備する第１のステップ
と、前記半導体基板上に、ＣＶＤ法により第１の多結晶
シリコン膜を形成する第２のステップと、所定の真空槽
内で行うスパッタリング法により、前記第１の多結晶シ
リコン膜上に第２の多結晶シリコン膜を形成する第３の
ステップと、前記所定の真空槽内で前記第３のステップ
に連続して行うスパッタリング法により、前記第２の多
結晶シリコン膜上にシリサイド膜を形成する第４のステ
ップとを備え、前記第１及び第２の多結晶シリコン膜と
前記シリサイド膜とによりポリサイド構造を形成する半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3129394A JPH04354118A (ja) | 1991-05-31 | 1991-05-31 | 半導体装置の製造方法 |
| KR1019920005710A KR960000948B1 (ko) | 1991-05-31 | 1992-04-06 | 반도체장치의 제조방법 |
| US08/047,632 US5332692A (en) | 1991-05-31 | 1993-04-19 | Method of manufacturing a semiconductor device having a polycide structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3129394A JPH04354118A (ja) | 1991-05-31 | 1991-05-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04354118A true JPH04354118A (ja) | 1992-12-08 |
Family
ID=15008491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3129394A Pending JPH04354118A (ja) | 1991-05-31 | 1991-05-31 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5332692A (ja) |
| JP (1) | JPH04354118A (ja) |
| KR (1) | KR960000948B1 (ja) |
Families Citing this family (7)
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|---|---|---|---|---|
| US5543362A (en) * | 1995-03-28 | 1996-08-06 | Motorola, Inc. | Process for fabricating refractory-metal silicide layers in a semiconductor device |
| EP0746027A3 (en) * | 1995-05-03 | 1998-04-01 | Applied Materials, Inc. | Polysilicon/tungsten silicide multilayer composite formed on an integrated circuit structure, and improved method of making same |
| US6194296B1 (en) * | 1995-10-31 | 2001-02-27 | Integrated Device Technology, Inc. | Method for making planarized polycide |
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| US5851888A (en) * | 1997-01-15 | 1998-12-22 | Advanced Micro Devices, Inc. | Controlled oxide growth and highly selective etchback technique for forming ultra-thin oxide |
| US5877057A (en) * | 1997-01-17 | 1999-03-02 | Advanced Micro Devices, Inc. | Method of forming ultra-thin oxides with low temperature oxidation |
| JP3635843B2 (ja) * | 1997-02-25 | 2005-04-06 | 東京エレクトロン株式会社 | 膜積層構造及びその形成方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4597163A (en) * | 1984-12-21 | 1986-07-01 | Zilog, Inc. | Method of improving film adhesion between metallic silicide and polysilicon in thin film integrated circuit structures |
| US5027185A (en) * | 1988-06-06 | 1991-06-25 | Industrial Technology Research Institute | Polycide gate FET with salicide |
| JP2558931B2 (ja) * | 1990-07-13 | 1996-11-27 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5130266A (en) * | 1990-08-28 | 1992-07-14 | United Microelectronics Corporation | Polycide gate MOSFET process for integrated circuits |
| US5168072A (en) * | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
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-
1991
- 1991-05-31 JP JP3129394A patent/JPH04354118A/ja active Pending
-
1992
- 1992-04-06 KR KR1019920005710A patent/KR960000948B1/ko not_active IP Right Cessation
-
1993
- 1993-04-19 US US08/047,632 patent/US5332692A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136379A (ja) * | 1983-12-26 | 1985-07-19 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS62293646A (ja) * | 1986-06-12 | 1987-12-21 | Nec Corp | 半導体集積回路装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5332692A (en) | 1994-07-26 |
| KR920022401A (ko) | 1992-12-19 |
| KR960000948B1 (ko) | 1996-01-15 |
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