JPS60136379A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS60136379A JPS60136379A JP24406383A JP24406383A JPS60136379A JP S60136379 A JPS60136379 A JP S60136379A JP 24406383 A JP24406383 A JP 24406383A JP 24406383 A JP24406383 A JP 24406383A JP S60136379 A JPS60136379 A JP S60136379A
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は半導体素子の製造方法に関し、詳しくはポリ
サイド構造の製造方法に関するものである。
サイド構造の製造方法に関するものである。
（従来技術）
ポリサイド構造は、高融点金属シリサイド膜をポリシリ
コン膜と重ねた構造であシ、ＭＯＳ）ランジスタのＰ−
）として用いられている。
コン膜と重ねた構造であシ、ＭＯＳ）ランジスタのＰ−
）として用いられている。
このようなポリサイド構造をケ゛−ト酸化膜上に形成す
る場合、従来は次のように行っている。まず、Ｐ−）酸
化膜上にポリシリコン膜をＬＰＧＶＤによ＃）２０００
〜８０００Ａ厚程度堆積させた後、ｐ ｏ ｃ ｔｓ雰
囲気中で熱処理することによシ、リンを１０” 〜１０
” ａｔｏｍｓ／ｃＪ 程度ポリシリコン膜に拡散させ
る。次に、そのポリシリコン膜上に高融点金属シリサイ
ド膜、すなわち高融点金属たとえばモリブデン、タンタ
ル、チタンなどとシリコン（珪素）を５００〜５０００
Ａ厚程度、スパッタリングなどによシ堆積させる。しか
る後、１０００℃、１０分〜３０分程度の熱処理を行う
。
る場合、従来は次のように行っている。まず、Ｐ−）酸
化膜上にポリシリコン膜をＬＰＧＶＤによ＃）２０００
〜８０００Ａ厚程度堆積させた後、ｐ ｏ ｃ ｔｓ雰
囲気中で熱処理することによシ、リンを１０” 〜１０
” ａｔｏｍｓ／ｃＪ 程度ポリシリコン膜に拡散させ
る。次に、そのポリシリコン膜上に高融点金属シリサイ
ド膜、すなわち高融点金属たとえばモリブデン、タンタ
ル、チタンなどとシリコン（珪素）を５００〜５０００
Ａ厚程度、スパッタリングなどによシ堆積させる。しか
る後、１０００℃、１０分〜３０分程度の熱処理を行う
。
しかるに、このような方法では、ポリシリコン膜を堆積
させてからリンを拡散させるまでの間と、リン拡散後、
高融点金属シリサイド騰を堆積させるまでの間に大気中
にさらされるため、また、ポリシリコン膜を堆積させた
段階でｐ ｏ ｃｔ、雰囲気、詳しくはＰＯＣｔａ ”
０２雰囲気でリン拡散を行うため、高融点金属シリサ
イド膜とポリシリコン膜の界面に酸化膜が形成されてし
まう。そして、この酸化膜がｒ−）酸化膜の耐圧不良の
原因となった。なお、前記界面の酸化膜によｐ’ｉ’−
）酸化膜の耐圧が低下する理由は、前記酸化膜ができる
と、ポリシリコン膜と高融点金属シリサイド膜の反応が
不均−にな少、これがダート酸化膜にクラックあるいは
ドラッグなどの欠陥を生じさせるためと考えられる。
させてからリンを拡散させるまでの間と、リン拡散後、
高融点金属シリサイド騰を堆積させるまでの間に大気中
にさらされるため、また、ポリシリコン膜を堆積させた
段階でｐ ｏ ｃｔ、雰囲気、詳しくはＰＯＣｔａ ”
０２雰囲気でリン拡散を行うため、高融点金属シリサ
イド膜とポリシリコン膜の界面に酸化膜が形成されてし
まう。そして、この酸化膜がｒ−）酸化膜の耐圧不良の
原因となった。なお、前記界面の酸化膜によｐ’ｉ’−
）酸化膜の耐圧が低下する理由は、前記酸化膜ができる
と、ポリシリコン膜と高融点金属シリサイド膜の反応が
不均−にな少、これがダート酸化膜にクラックあるいは
ドラッグなどの欠陥を生じさせるためと考えられる。
（発明の目的）
この発明は上記の点に鑑みなされたもので、その目的は
、Ｐ−）酸化膜の耐圧を低下させる仁とのないポリサイ
ド構造を形成できる半導体素子の製造方法を提供するこ
とにある。
、Ｐ−）酸化膜の耐圧を低下させる仁とのないポリサイ
ド構造を形成できる半導体素子の製造方法を提供するこ
とにある。
（発明の概要）
との発明の要点は、下地の珪素膜と上地の高融点金属シ
リサイド膜とを同一の堆積法で連続的に堆積させること
にある。
リサイド膜とを同一の堆積法で連続的に堆積させること
にある。
（実施例）
以下この発明の一実施例を第１図ないし第４図を参照し
て説明する。なお、この−実施例では、高融点金属シリ
サイド膜として、代表的な材料の１つであるＭｏシリサ
イド膜（モリブデンシリサイド膜）を用いる。
て説明する。なお、この−実施例では、高融点金属シリ
サイド膜として、代表的な材料の１つであるＭｏシリサ
イド膜（モリブデンシリサイド膜）を用いる。
まず最初に、半導体基板１上にＬＯＣＯ８によシフイー
ルド酸化層２を形成し、次にダート酸化膜３を２００〜
４ｏｏＸ厚程度に形成する（第１図）。
ルド酸化層２を形成し、次にダート酸化膜３を２００〜
４ｏｏＸ厚程度に形成する（第１図）。
しかる後、ポリサイド構造の下地のポリシリコン膜４を
全面に堆積させ、続いて上地のＭｏとシリコンを混合さ
せた膜（Ｍｏシリサイド膜）５を堆積させる（第２図）
。この場合に、ポリシリコン膜４を堆積させてから、次
のＭｏシリサイド膜５を堆積させるまでの間に大気中に
さらされないようにしなければならない。そこで、堆積
法としてはスノやツタ法、電子ビーム蒸着法、ＣＶＤ法
などの種々の方法があシ、いずれの方法でもよいが、ポ
リシリコン膜４とＭｏシリサイド膜５の両者を、共に、
同一の堆積法を用いて連続的に形成する。また、ポリシ
リコン膜４中にリンを混入させるが、その方法としては
、ポリシリコン膜４の堆積にスパッタ法や電子ビーム蒸
着法を用いた場合は、リンを混合したターゲットを用い
て混入させてもよいし、Ｍｏシリサイド膜５を形成した
後に、ｐｏｃｔ、などのリン化合物を含んだ雰囲気中で
８００〜１１００℃程度の熱処理を行うことによってポ
リシリコン膜４にリンを混入させることもできる。後者
の場合、Ｍｏシリサイド膜５の存在にょシ、その膜５と
ポリシリコン膜４の界面に従来のように酸化膜が形成さ
れることけたい。
全面に堆積させ、続いて上地のＭｏとシリコンを混合さ
せた膜（Ｍｏシリサイド膜）５を堆積させる（第２図）
。この場合に、ポリシリコン膜４を堆積させてから、次
のＭｏシリサイド膜５を堆積させるまでの間に大気中に
さらされないようにしなければならない。そこで、堆積
法としてはスノやツタ法、電子ビーム蒸着法、ＣＶＤ法
などの種々の方法があシ、いずれの方法でもよいが、ポ
リシリコン膜４とＭｏシリサイド膜５の両者を、共に、
同一の堆積法を用いて連続的に形成する。また、ポリシ
リコン膜４中にリンを混入させるが、その方法としては
、ポリシリコン膜４の堆積にスパッタ法や電子ビーム蒸
着法を用いた場合は、リンを混合したターゲットを用い
て混入させてもよいし、Ｍｏシリサイド膜５を形成した
後に、ｐｏｃｔ、などのリン化合物を含んだ雰囲気中で
８００〜１１００℃程度の熱処理を行うことによってポ
リシリコン膜４にリンを混入させることもできる。後者
の場合、Ｍｏシリサイド膜５の存在にょシ、その膜５と
ポリシリコン膜４の界面に従来のように酸化膜が形成さ
れることけたい。
以上のようなポリシリコン膜４およびＭｏシリサイド膜
５の形成法を、よシ具体的に説明する。−具体例として
、ポリシリコン膜４は、ＬＰＣＶＤ装置を用いて、８０
０〜９００℃に加熱された炉内にシラン（Ｓｉ＆） 、
７オスフイン（ＰＨ３）、アルゴン（Ａｒ）の各ガスを
流すことによシ、リンドーグされた状態でｚｏｏｏＡ厚
に成長させる。この時、ＰＨ，は１０％オーダーであり
、リン濃度は１０２°〜１０” ａｔｏｍｓ／ＣＣとな
る。そして、このポリシリコン膜４の形成後、同じ装置
で、流すガスを、ＭｏＣｔａ 、 ＳｉＨ４、Ａｔ に
切替え、かつ炉の温度を９００〜１０００℃に設定する
仁とによシ、前記ポリシリコン膜４の形成に連続して同
じ方法でＭ。
５の形成法を、よシ具体的に説明する。−具体例として
、ポリシリコン膜４は、ＬＰＣＶＤ装置を用いて、８０
０〜９００℃に加熱された炉内にシラン（Ｓｉ＆） 、
７オスフイン（ＰＨ３）、アルゴン（Ａｒ）の各ガスを
流すことによシ、リンドーグされた状態でｚｏｏｏＡ厚
に成長させる。この時、ＰＨ，は１０％オーダーであり
、リン濃度は１０２°〜１０” ａｔｏｍｓ／ＣＣとな
る。そして、このポリシリコン膜４の形成後、同じ装置
で、流すガスを、ＭｏＣｔａ 、 ＳｉＨ４、Ａｔ に
切替え、かつ炉の温度を９００〜１０００℃に設定する
仁とによシ、前記ポリシリコン膜４の形成に連続して同
じ方法でＭ。
シリサイド膜５を３０００〜４０００Ａ厚に成長させる
。
。
ポリシリコン膜４およびＭｏシリサイド膜５をスパッタ
法で形成する場合は、次のようになる。ただし、この場
合は、アモルファスシリコン膜とＭ。
法で形成する場合は、次のようになる。ただし、この場
合は、アモルファスシリコン膜とＭ。
シリサイド膜を同じ方法（スパッタ法）で連続的に形成
して、以後、アニールすることにょシアそルファスシリ
コン膜をポリシリコン膜に変換させる方法となる。すな
わち、リンドーグシリコンターゲットとモリブデンター
ゲットを装填したスパッタ装置を用意する。そしで、そ
のスパッタ装置において、アルゴン雰囲気中でリンドー
グシリコンターゲットのみをスノやツタし、リンドーグ
アモルファスシリコンμλを形ノ戎する。ここで、リン
ドープアモルファスシリコン膜の厚さは２ｏｏｏＸ程［
で、ｌ）、’） ｙ 濃Ｕ ｔ；ｊ １０２０〜１０”
ａｔｏｍｙＡテある。
して、以後、アニールすることにょシアそルファスシリ
コン膜をポリシリコン膜に変換させる方法となる。すな
わち、リンドーグシリコンターゲットとモリブデンター
ゲットを装填したスパッタ装置を用意する。そしで、そ
のスパッタ装置において、アルゴン雰囲気中でリンドー
グシリコンターゲットのみをスノやツタし、リンドーグ
アモルファスシリコンμλを形ノ戎する。ここで、リン
ドープアモルファスシリコン膜の厚さは２ｏｏｏＸ程［
で、ｌ）、’） ｙ 濃Ｕ ｔ；ｊ １０２０〜１０”
ａｔｏｍｙＡテある。
そして、このリンドープアモルファスシリコン膜ヲ形成
したならば、次に、リンドーグシリコンターゲットをス
ノヤツタしつつ、モリブデンターゲットも同時にスノヤ
ツタし、３０００〜４ｏｏｏＸ厚のリンを含んだＭｏシ
リサイド膜５を形成する。しかる後、上記膜を有する半
導体基板をスパッタ装置から取出して窒素雰囲気中で９
（）０〜１０００℃の温度で１０〜３０分間アニールす
る、このアニールによシ、下地のアモルファスシリコン
ｌｌ１Ｅｙｊ？リシリコン膜４に変化する。同時に、ド
ープされたリンが活性化し、ポリザイドｒ−卜となった
時の仕事関数を４．６ｅＶから４．２ｅＶ程度に下ける
ことができる。さらに、 Ｍｏシリサイド膜５およびポ
リシリコン膜４の抵抗が約１０−４Ω・ｍ程度に下がる
。
したならば、次に、リンドーグシリコンターゲットをス
ノヤツタしつつ、モリブデンターゲットも同時にスノヤ
ツタし、３０００〜４ｏｏｏＸ厚のリンを含んだＭｏシ
リサイド膜５を形成する。しかる後、上記膜を有する半
導体基板をスパッタ装置から取出して窒素雰囲気中で９
（）０〜１０００℃の温度で１０〜３０分間アニールす
る、このアニールによシ、下地のアモルファスシリコン
ｌｌ１Ｅｙｊ？リシリコン膜４に変化する。同時に、ド
ープされたリンが活性化し、ポリザイドｒ−卜となった
時の仕事関数を４．６ｅＶから４．２ｅＶ程度に下ける
ことができる。さらに、 Ｍｏシリサイド膜５およびポ
リシリコン膜４の抵抗が約１０−４Ω・ｍ程度に下がる
。
このようにしてポリシリコン膜４とＭｏシリサイド膜５
を形成したならば、次に、それらの膜５゜４とダート酸
化膜３をパターニングして、それらの膜５，４．３をダ
ート領域にのみ残す。次いで、半導体基［１にソース・
ドレイ／層６を形成するために、ヒ素やボロンなどの不
純物を半導体基板１にイオン注入し、さらに、その不純
物の活性化とＭｏシリサイド膜５の結晶化のために、８
００〜１１００℃程度の熱処理を行う（第３図）。
を形成したならば、次に、それらの膜５゜４とダート酸
化膜３をパターニングして、それらの膜５，４．３をダ
ート領域にのみ残す。次いで、半導体基［１にソース・
ドレイ／層６を形成するために、ヒ素やボロンなどの不
純物を半導体基板１にイオン注入し、さらに、その不純
物の活性化とＭｏシリサイド膜５の結晶化のために、８
００〜１１００℃程度の熱処理を行う（第３図）。
しかる後、全面に中間絶縁膜７を形成し、その中間絶縁
膜７にコンタクトホールを形成した上で、Ａｔ配線８を
形成する（第４図）。
膜７にコンタクトホールを形成した上で、Ａｔ配線８を
形成する（第４図）。
（発明の効果）
以上の一実施例から明らかなように、この発明の方法で
は、珪素膜と高融点金属シリサイド膜を同一の堆積法で
連続的に堆積させる。したがって、従来の方法に比較し
て短時間で簡却にポリサイド構造が得られる。
は、珪素膜と高融点金属シリサイド膜を同一の堆積法で
連続的に堆積させる。したがって、従来の方法に比較し
て短時間で簡却にポリサイド構造が得られる。
また、同一の堆積法で連続的に堆積させれば、珪素膜を
堆積させた後、高融点金属シリサイド層を堆積させるま
での間に大気にさらされることがないので、両者の界面
に酸化膜が形成されることを防止できる。さらに、ＰＯ
Ｃ１ｓ雰囲気中の熱処理によってリンドーグを行う場合
も、それが、高融点金属シリサイド層の堆積後に行われ
るようになるから、このリンドープ時に酸化膜が珪素膜
の表面、つまシ珪素膜と高融点金属シリサイド膜の界面
に形成されることを防止できる。ゆえに、上記界面の酸
化膜によってゲート酸化膜の耐圧が劣化することを防止
できる。
堆積させた後、高融点金属シリサイド層を堆積させるま
での間に大気にさらされることがないので、両者の界面
に酸化膜が形成されることを防止できる。さらに、ＰＯ
Ｃ１ｓ雰囲気中の熱処理によってリンドーグを行う場合
も、それが、高融点金属シリサイド層の堆積後に行われ
るようになるから、このリンドープ時に酸化膜が珪素膜
の表面、つまシ珪素膜と高融点金属シリサイド膜の界面
に形成されることを防止できる。ゆえに、上記界面の酸
化膜によってゲート酸化膜の耐圧が劣化することを防止
できる。
とのｒ−）酸化膜の耐圧について実験を行った。
従来のポリサイド構造の形成法では、印加電界θ〜９
ＭＶ／ａｎの不良領域でダート酸化膜の数十チが絶縁破
壊された。この発明の方法によれは、このような不良祉
見られず、全截、１０ ＭＶ／ｃＩｎのケ゛−ト酸化膜
本来の絶縁破壊電圧で破壊された。
ＭＶ／ａｎの不良領域でダート酸化膜の数十チが絶縁破
壊された。この発明の方法によれは、このような不良祉
見られず、全截、１０ ＭＶ／ｃＩｎのケ゛−ト酸化膜
本来の絶縁破壊電圧で破壊された。
第１図ないし第４図はこの発明の半７導体素子の製造方
法の一実施例を示す断面図である。 ４・・・ポリシリコン膜、５・・・Ｍ０シリサイド膜。 特許出願人 沖電気工業株式会社 第１図 第２図 手続補正書 昭和５鮮７月１６日 特許庁長官志賀 学 殿 １、事件の表示 昭和５８年 特 許 願第２４４０６３ 号２、発明の
名称 半導体素子の製造方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自発）６、
補正の対象 明細書の発明の詳細な説明の欄 ７、 補正の自答 １）明細１５頁８行および９行［、アルゴン（Ａｒ）Ｊ
を削除する。 ２）同７頁２行ないし６行「たリンが活性化し・・・・
・・程度に下がる。」を「たリンが活性化するために、
ポリサイドダートの仕事函数は４．２ ｅＶ程度となり
、はとんどポリシリコンダートの値と等しくなる。さら
に、Ｍｏシリサイド膜５が結晶化することにより、比抵
抗が約１０−４Ω・α程度に下がる。」と訂正する。 ３）同８頁１９行［９」を「７」と訂正する。 ４）同９頁１行「１０Ｍｖ／ｃｒｎ」を「８Ｍｖ／ｃｒ
ｎ以上」と訂正する。
法の一実施例を示す断面図である。 ４・・・ポリシリコン膜、５・・・Ｍ０シリサイド膜。 特許出願人 沖電気工業株式会社 第１図 第２図 手続補正書 昭和５鮮７月１６日 特許庁長官志賀 学 殿 １、事件の表示 昭和５８年 特 許 願第２４４０６３ 号２、発明の
名称 半導体素子の製造方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自発）６、
補正の対象 明細書の発明の詳細な説明の欄 ７、 補正の自答 １）明細１５頁８行および９行［、アルゴン（Ａｒ）Ｊ
を削除する。 ２）同７頁２行ないし６行「たリンが活性化し・・・・
・・程度に下がる。」を「たリンが活性化するために、
ポリサイドダートの仕事函数は４．２ ｅＶ程度となり
、はとんどポリシリコンダートの値と等しくなる。さら
に、Ｍｏシリサイド膜５が結晶化することにより、比抵
抗が約１０−４Ω・α程度に下がる。」と訂正する。 ３）同８頁１９行［９」を「７」と訂正する。 ４）同９頁１行「１０Ｍｖ／ｃｒｎ」を「８Ｍｖ／ｃｒ
ｎ以上」と訂正する。
Claims (1)
- 珪素膜と高融点金属シリサイド膜を同一の堆積法で連続
的に堆積させてポリサイド構造を得ることを特徴とする
半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24406383A JPS60136379A (ja) | 1983-12-26 | 1983-12-26 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24406383A JPS60136379A (ja) | 1983-12-26 | 1983-12-26 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60136379A true JPS60136379A (ja) | 1985-07-19 |
Family
ID=17113176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24406383A Pending JPS60136379A (ja) | 1983-12-26 | 1983-12-26 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136379A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62502718A (ja) * | 1985-05-03 | 1987-10-15 | アメリカン テレフオン アンド テレグラフ カムパニ− | ポリサイドプロセス |
| JPH04354118A (ja) * | 1991-05-31 | 1992-12-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1983
- 1983-12-26 JP JP24406383A patent/JPS60136379A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62502718A (ja) * | 1985-05-03 | 1987-10-15 | アメリカン テレフオン アンド テレグラフ カムパニ− | ポリサイドプロセス |
| JPH04354118A (ja) * | 1991-05-31 | 1992-12-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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