JPS60136379A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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Publication number
JPS60136379A
JPS60136379A JP24406383A JP24406383A JPS60136379A JP S60136379 A JPS60136379 A JP S60136379A JP 24406383 A JP24406383 A JP 24406383A JP 24406383 A JP24406383 A JP 24406383A JP S60136379 A JPS60136379 A JP S60136379A
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JP
Japan
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film
silicide
oxide film
entire surface
silicide film
Prior art date
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Pending
Application number
JP24406383A
Other languages
English (en)
Inventor
Eiji Uchida
英次 内田
Tsuneo Ajioka
味岡 恒夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP24406383A priority Critical patent/JPS60136379A/ja
Publication of JPS60136379A publication Critical patent/JPS60136379A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (技術分野) この発明は半導体素子の製造方法に関し、詳しくはポリ
サイド構造の製造方法に関するものである。
(従来技術) ポリサイド構造は、高融点金属シリサイド膜をポリシリ
コン膜と重ねた構造であシ、MOS)ランジスタのP−
)として用いられている。
このようなポリサイド構造をケ゛−ト酸化膜上に形成す
る場合、従来は次のように行っている。まず、P−)酸
化膜上にポリシリコン膜をLPGVDによ#)2000
〜8000A厚程度堆積させた後、p o c ts雰
囲気中で熱処理することによシ、リンを10” 〜10
” atoms/cJ 程度ポリシリコン膜に拡散させ
る。次に、そのポリシリコン膜上に高融点金属シリサイ
ド膜、すなわち高融点金属たとえばモリブデン、タンタ
ル、チタンなどとシリコン(珪素)を500〜5000
A厚程度、スパッタリングなどによシ堆積させる。しか
る後、1000℃、10分〜30分程度の熱処理を行う
しかるに、このような方法では、ポリシリコン膜を堆積
させてからリンを拡散させるまでの間と、リン拡散後、
高融点金属シリサイド騰を堆積させるまでの間に大気中
にさらされるため、また、ポリシリコン膜を堆積させた
段階でp o ct、雰囲気、詳しくはPOCta ”
 02雰囲気でリン拡散を行うため、高融点金属シリサ
イド膜とポリシリコン膜の界面に酸化膜が形成されてし
まう。そして、この酸化膜がr−)酸化膜の耐圧不良の
原因となった。なお、前記界面の酸化膜によp’i’−
)酸化膜の耐圧が低下する理由は、前記酸化膜ができる
と、ポリシリコン膜と高融点金属シリサイド膜の反応が
不均−にな少、これがダート酸化膜にクラックあるいは
ドラッグなどの欠陥を生じさせるためと考えられる。
(発明の目的) この発明は上記の点に鑑みなされたもので、その目的は
、P−)酸化膜の耐圧を低下させる仁とのないポリサイ
ド構造を形成できる半導体素子の製造方法を提供するこ
とにある。
(発明の概要) との発明の要点は、下地の珪素膜と上地の高融点金属シ
リサイド膜とを同一の堆積法で連続的に堆積させること
にある。
(実施例) 以下この発明の一実施例を第1図ないし第4図を参照し
て説明する。なお、この−実施例では、高融点金属シリ
サイド膜として、代表的な材料の1つであるMoシリサ
イド膜(モリブデンシリサイド膜)を用いる。
まず最初に、半導体基板1上にLOCO8によシフイー
ルド酸化層2を形成し、次にダート酸化膜3を200〜
4ooX厚程度に形成する(第1図)。
しかる後、ポリサイド構造の下地のポリシリコン膜4を
全面に堆積させ、続いて上地のMoとシリコンを混合さ
せた膜(Moシリサイド膜)5を堆積させる(第2図)
。この場合に、ポリシリコン膜4を堆積させてから、次
のMoシリサイド膜5を堆積させるまでの間に大気中に
さらされないようにしなければならない。そこで、堆積
法としてはスノやツタ法、電子ビーム蒸着法、CVD法
などの種々の方法があシ、いずれの方法でもよいが、ポ
リシリコン膜4とMoシリサイド膜5の両者を、共に、
同一の堆積法を用いて連続的に形成する。また、ポリシ
リコン膜4中にリンを混入させるが、その方法としては
、ポリシリコン膜4の堆積にスパッタ法や電子ビーム蒸
着法を用いた場合は、リンを混合したターゲットを用い
て混入させてもよいし、Moシリサイド膜5を形成した
後に、poct、などのリン化合物を含んだ雰囲気中で
800〜1100℃程度の熱処理を行うことによってポ
リシリコン膜4にリンを混入させることもできる。後者
の場合、Moシリサイド膜5の存在にょシ、その膜5と
ポリシリコン膜4の界面に従来のように酸化膜が形成さ
れることけたい。
以上のようなポリシリコン膜4およびMoシリサイド膜
5の形成法を、よシ具体的に説明する。−具体例として
、ポリシリコン膜4は、LPCVD装置を用いて、80
0〜900℃に加熱された炉内にシラン(Si&) 、
7オスフイン(PH3)、アルゴン(Ar)の各ガスを
流すことによシ、リンドーグされた状態でzoooA厚
に成長させる。この時、PH,は10%オーダーであり
、リン濃度は102°〜10” atoms/CCとな
る。そして、このポリシリコン膜4の形成後、同じ装置
で、流すガスを、MoCta 、 SiH4、At に
切替え、かつ炉の温度を900〜1000℃に設定する
仁とによシ、前記ポリシリコン膜4の形成に連続して同
じ方法でM。
シリサイド膜5を3000〜4000A厚に成長させる
ポリシリコン膜4およびMoシリサイド膜5をスパッタ
法で形成する場合は、次のようになる。ただし、この場
合は、アモルファスシリコン膜とM。
シリサイド膜を同じ方法(スパッタ法)で連続的に形成
して、以後、アニールすることにょシアそルファスシリ
コン膜をポリシリコン膜に変換させる方法となる。すな
わち、リンドーグシリコンターゲットとモリブデンター
ゲットを装填したスパッタ装置を用意する。そしで、そ
のスパッタ装置において、アルゴン雰囲気中でリンドー
グシリコンターゲットのみをスノやツタし、リンドーグ
アモルファスシリコンμλを形ノ戎する。ここで、リン
ドープアモルファスシリコン膜の厚さは2oooX程[
で、l)、’) y 濃U t;j 1020〜10”
 atomyAテある。
そして、このリンドープアモルファスシリコン膜ヲ形成
したならば、次に、リンドーグシリコンターゲットをス
ノヤツタしつつ、モリブデンターゲットも同時にスノヤ
ツタし、3000〜4oooX厚のリンを含んだMoシ
リサイド膜5を形成する。しかる後、上記膜を有する半
導体基板をスパッタ装置から取出して窒素雰囲気中で9
()0〜1000℃の温度で10〜30分間アニールす
る、このアニールによシ、下地のアモルファスシリコン
ll1Eyj?リシリコン膜4に変化する。同時に、ド
ープされたリンが活性化し、ポリザイドr−卜となった
時の仕事関数を4.6eVから4.2eV程度に下ける
ことができる。さらに、 Moシリサイド膜5およびポ
リシリコン膜4の抵抗が約10−4Ω・m程度に下がる
このようにしてポリシリコン膜4とMoシリサイド膜5
を形成したならば、次に、それらの膜5゜4とダート酸
化膜3をパターニングして、それらの膜5,4.3をダ
ート領域にのみ残す。次いで、半導体基[1にソース・
ドレイ/層6を形成するために、ヒ素やボロンなどの不
純物を半導体基板1にイオン注入し、さらに、その不純
物の活性化とMoシリサイド膜5の結晶化のために、8
00〜1100℃程度の熱処理を行う(第3図)。
しかる後、全面に中間絶縁膜7を形成し、その中間絶縁
膜7にコンタクトホールを形成した上で、At配線8を
形成する(第4図)。
(発明の効果) 以上の一実施例から明らかなように、この発明の方法で
は、珪素膜と高融点金属シリサイド膜を同一の堆積法で
連続的に堆積させる。したがって、従来の方法に比較し
て短時間で簡却にポリサイド構造が得られる。
また、同一の堆積法で連続的に堆積させれば、珪素膜を
堆積させた後、高融点金属シリサイド層を堆積させるま
での間に大気にさらされることがないので、両者の界面
に酸化膜が形成されることを防止できる。さらに、PO
C1s雰囲気中の熱処理によってリンドーグを行う場合
も、それが、高融点金属シリサイド層の堆積後に行われ
るようになるから、このリンドープ時に酸化膜が珪素膜
の表面、つまシ珪素膜と高融点金属シリサイド膜の界面
に形成されることを防止できる。ゆえに、上記界面の酸
化膜によってゲート酸化膜の耐圧が劣化することを防止
できる。
とのr−)酸化膜の耐圧について実験を行った。
従来のポリサイド構造の形成法では、印加電界θ〜9 
MV/anの不良領域でダート酸化膜の数十チが絶縁破
壊された。この発明の方法によれは、このような不良祉
見られず、全截、10 MV/cInのケ゛−ト酸化膜
本来の絶縁破壊電圧で破壊された。
【図面の簡単な説明】
第1図ないし第4図はこの発明の半7導体素子の製造方
法の一実施例を示す断面図である。 4・・・ポリシリコン膜、5・・・M0シリサイド膜。 特許出願人 沖電気工業株式会社 第1図 第2図 手続補正書 昭和5鮮7月16日 特許庁長官志賀 学 殿 1、事件の表示 昭和58年 特 許 願第244063 号2、発明の
名称 半導体素子の製造方法 3、補正をする者 事件との関係 特 許 出願人 (029)沖電気工業株式会社 4、代理人 5、補正命令の日付 昭和 年 月 日 (自発)6、
補正の対象 明細書の発明の詳細な説明の欄 7、 補正の自答 1)明細15頁8行および9行[、アルゴン(Ar)J
を削除する。 2)同7頁2行ないし6行「たリンが活性化し・・・・
・・程度に下がる。」を「たリンが活性化するために、
ポリサイドダートの仕事函数は4.2 eV程度となり
、はとんどポリシリコンダートの値と等しくなる。さら
に、Moシリサイド膜5が結晶化することにより、比抵
抗が約10−4Ω・α程度に下がる。」と訂正する。 3)同8頁19行[9」を「7」と訂正する。 4)同9頁1行「10Mv/crn」を「8Mv/cr
n以上」と訂正する。

Claims (1)

    【特許請求の範囲】
  1. 珪素膜と高融点金属シリサイド膜を同一の堆積法で連続
    的に堆積させてポリサイド構造を得ることを特徴とする
    半導体素子の製造方法。
JP24406383A 1983-12-26 1983-12-26 半導体素子の製造方法 Pending JPS60136379A (ja)

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JP24406383A JPS60136379A (ja) 1983-12-26 1983-12-26 半導体素子の製造方法

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ID=17113176

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62502718A (ja) * 1985-05-03 1987-10-15 アメリカン テレフオン アンド テレグラフ カムパニ− ポリサイドプロセス
JPH04354118A (ja) * 1991-05-31 1992-12-08 Mitsubishi Electric Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62502718A (ja) * 1985-05-03 1987-10-15 アメリカン テレフオン アンド テレグラフ カムパニ− ポリサイドプロセス
JPH04354118A (ja) * 1991-05-31 1992-12-08 Mitsubishi Electric Corp 半導体装置の製造方法

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