JPH03136280A - 薄膜トランジスタマトリクス及びその製造方法 - Google Patents
薄膜トランジスタマトリクス及びその製造方法Info
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- JPH03136280A JPH03136280A JP1274447A JP27444789A JPH03136280A JP H03136280 A JPH03136280 A JP H03136280A JP 1274447 A JP1274447 A JP 1274447A JP 27444789 A JP27444789 A JP 27444789A JP H03136280 A JPH03136280 A JP H03136280A
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Landscapes
- Liquid Crystal (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔概 要〕
液晶表示装置、エレクトロルミネッセンス等の駆動に用
いる薄膜トランジスタ（ＴＰＴ）マトリクスと、その製
造方法に関し、 製造原価の上昇を招くことなく、短絡欠陥の発生を防止
できるＴＰＴマトリクス構造と、その製造方法の提供を
目的とし、 透明絶縁性基板上に、ゲート電極と、ゲート絶縁膜と、
動作半導体層と、ソースおよびドレイン電極が、この順
に積層された構成の薄膜トランジスタを、複数個マトリ
クス状に配列した薄膜トランジスタマトリクスにおいて
、前記ゲート電極が、表面に母材を窒化して形成した窒
化膜を有するバルブメタル膜からなる構成とし、またそ
の製造方法は、透明絶縁性基板上にバルブメタルを母材
とする膜からなるゲート電極を形成し、次いで、該ゲー
ト電極の母材表面を窒化した後、ゲート絶縁膜を成膜す
る工程を含む構成とする。 〔産業上の利用分野〕 本発明は、液晶表示装置、エレクトロルミネッセンス等
の駆動に用いる薄膜トランジスタ（ＴＰＴ）マトリクス
と、その製造方法に関する。 薄膜トランジスタマトリクスの製造歩留りは、薄膜トラ
ンジスタ（ＴＰＴ）のゲート・ドレイン間の短絡欠陥お
よびＴＰＴ同志を接続するゲートパスラインとドレイン
パスライン間の短絡欠陥に強く依存する。これら欠陥が
発生すると、表示上では線欠陥となり、これは表示装置
としては致命欠陥となる。 上記欠陥は、ゲート絶縁膜やパスライン間の層間絶縁膜
に生じたピンホールやクラックに起因するもので、ピン
ホール等を通じてゲート・ドレイン間またはパスライン
間に短絡が生じると、短絡箇所に接続された全てのＴＰ
Ｔに正常な電圧を印加することが不可能となり、線状の
表示不良が生じる。 また、ゲート・ソース間に短絡を生じた場合には、ライ
ン欠陥にはならず点欠陥でとどまるが、これまた表示品
質を低下させる重大な欠陥となる。 従ってＴＰＴのゲート・ドレイン間、および交叉する上
下のパスライン間に介在する絶縁膜には、高い信頼性が
要求される。 〔従来の技術〕 短絡欠陥の発生原因は、上述した如く、薄膜トランジス
タのゲート絶縁膜およびパスライン間の眉間絶縁膜とし
て共通に用いている絶縁膜のピンホールやクランクが発
生することにある。 従来の動作半導体層にアモルファスシリコン（ａ−３ｉ
）を用いたＴＰＴマトリクスの構造を第３図に示す、同
図（ｂ）は（ａ）のＡ−Ａ矢視部所面を示す要部断面図
である。 １は透明絶縁性基板であるガラス基板、２はＴｉ膜で、
このＴｉ膜２により、ゲート電極Ｇ及びゲートパスライ
ンＣＢを形成する。３はＳ ｔ ＨａとＮＨ３の混合ガ
ス雰囲気の化学気相成長（Ｐ−ＣＶＤ）法で形成したＳ
ｉＮ膜からなるゲート絶縁膜、４はＳｉＨ，ガス雰囲気
中でＰ−ＣＶＤ法により形成した動作半導体層のａ−５
ｉ膜、５はＰＨ，をドープした５ｉＨａの雰囲気のｐ−
ｃｖＤ法で形成したコンタクト層としてのｎ” ａ−３
ｉ膜、６はＴｉ膜でドレイン電極りとソース電極Ｓを構
成し、８はＮｚＯと５ｉＨａの混合ガス雰囲気のＰ−Ｃ
ＶＤ法で形成した保護膜のＳｔｏｗ膜、９はポリイミド
膜で眉間絶縁膜、ＤＢはＡＮ膜からなるドレインハスラ
イン、Ｅは画素電極でＩＴＯ膜７からなる。 〔発明が解決しようとする課題〕 上記従来の構造およびその製造方法では、ゲート絶縁膜
とその延長部は、ピンホールを生じ易いＳｉＮ膜３−層
のみであるため、これにピンホールやクランクが発生す
ると、直ちに短絡欠陥を生じる。また、このＳｉＮ膜３
と下地のゲート電極Ｇとの密着は必ずしも良くなく、そ
の上層に形成されるソース電極Ｓおよびドレイン電極り
と保護膜８と境界に加わる機械的ストレスにより、ゲー
ト絶縁膜であるＳｉＮ膜３にクランクが生じ易くなる。 本発明は、製造原価の上昇を招くことなく、短絡欠陥の
発生を防止できるＴＰＴマトリクス構造と、その製造方
法の提供を目的とする。 〔課題を解決するための手段〕 本発明のＴＰＴマトリクスは第１図に示すように、絶縁
性基板上に、表面に母材を窒化して形成した窒化膜１１
を有するバルブメタル膜１０からなる複数のゲート電極
Ｇを形成し、さらにその上にゲート絶縁膜３を介して動
作半導体層４と、コンタクト層５および金属膜６（ソー
ス・ドレイン電極膜）を順に形成した構成を特徴とする
。 ここでバルブメタルは、Ｔｉ、Ｖ、Ｃｒ、Ｆｅ。 Ｍｏ、ＡＡ’、Ｔａ、などをいい、これら金属上の酸化
物層が一方向にのみ電流を通し、逆方向には殆ど電流を
通さず、いわゆる弁作用を持つ金属としてバルブメタル
（ｖａｌνｅ ｍｅｔａｌ ）という名称が与えられて
いる。この定義に属する金属は、周期律表でｍ族のａ、
ｂとＮａ、Ｖａ族に集中している。 本発明はこのバルブメタルが、窒化が容易であり、しか
もその窒化膜はピンホールやクラックのない良好な膜質
を有し、しかもゲート絶縁膜のＳｉＮ膜３との親和性に
優れていることを利用したものである。 上記バルブメタル膜は単層であっても積層膜であっても
よい。バルブメタルのうちのアルミニウム（／ｌりを使
用した上層膜と、アルミニウム以外から選ばれた例えば
タンタル（Ｔａ）からなる下層との二層膜とし、この積
層膜を窒化して表面に窒化膜を形成した構成とすること
もできる。 かかるＴＰＴマトリクスを得る本発明の製造方法は、絶
縁性基板ｌ上に、バルブメタル膜１０を形成し、これを
ゲート電極およびゲートパスラインのパターンに形成し
た後、その表面をＮ２またはＮＨ，雰囲気中で窒化して
母材の窒化膜１１を形成し、次いでゲート絶縁膜３．動
作半導体層４．コンタクト層５および金属膜６のような
ソース・ドレイン膜を順次形成する工程となる。ここで
バルブメタル膜表面の窒化法としては、加熱窒化法。 プラズマ窒化法、或いは加熱プラズマ窒化法を用いるこ
とができる。 〔作 用〕 上記バルブメタル膜１０の窒化膜１１は、母材との密着
性が優れ、且つ、ピンホールやクランクを生じることが
無い。また、その上に積層するゲート絶縁膜３との密着
性も良好である。この結果、ゲート絶縁膜３のピンホー
ルやクラックに起因する短絡欠陥の発生を防止できる。 さらに、ゲートパスラインＣＢをゲート電極Ｇと同一工
程で形成すれば、ゲートパスラインＣＢの表面にも母材
の窒化膜１１が形成されているので、ドレインハスライ
ンＤＢとのクロスオーバ一部においても、ピンホールや
クランクに起因する短絡の発生がなく、またゲートパス
ラインＣＢが窒化膜で保護されているので、製造工程中
での侵食や変質によるパスライン断線が減少する。 更に、バルブメタルのうち低抵抗金属であるＡｌと他の
例えばＴａとを積層してゲートパスラインを構成した場
合、上記ピンホールやクランクによる短絡欠陥の発生を
防止するばかりでなく、低抵抗のパスラインとすること
ができる。 このようにピンホールによる短絡欠陥の発生を防止でき
るので、製造歩留りを向上することができる。また、下
地ゲート電極Ｇの母材とゲート絶縁膜３との間に、窒化
膜１１が形成されるため、ゲート電極Ｇとゲート絶縁膜
３との密着性が向上する。 〔実 施 例〕 以下本発明の一実施例を、第２図により説明する。なお
、同図（ｊｌ〜（ｒｌは、それぞれ（ａｌ〜（１）のＢ
Ｂ矢矢視部面面示す要部断面図である。 本実施例は、Ｐ−ＣＶＤ装置のチャンバー中で加熱プラ
ズマにより窒化膜を形成する例である。
いる薄膜トランジスタ（ＴＰＴ）マトリクスと、その製
造方法に関し、 製造原価の上昇を招くことなく、短絡欠陥の発生を防止
できるＴＰＴマトリクス構造と、その製造方法の提供を
目的とし、 透明絶縁性基板上に、ゲート電極と、ゲート絶縁膜と、
動作半導体層と、ソースおよびドレイン電極が、この順
に積層された構成の薄膜トランジスタを、複数個マトリ
クス状に配列した薄膜トランジスタマトリクスにおいて
、前記ゲート電極が、表面に母材を窒化して形成した窒
化膜を有するバルブメタル膜からなる構成とし、またそ
の製造方法は、透明絶縁性基板上にバルブメタルを母材
とする膜からなるゲート電極を形成し、次いで、該ゲー
ト電極の母材表面を窒化した後、ゲート絶縁膜を成膜す
る工程を含む構成とする。 〔産業上の利用分野〕 本発明は、液晶表示装置、エレクトロルミネッセンス等
の駆動に用いる薄膜トランジスタ（ＴＰＴ）マトリクス
と、その製造方法に関する。 薄膜トランジスタマトリクスの製造歩留りは、薄膜トラ
ンジスタ（ＴＰＴ）のゲート・ドレイン間の短絡欠陥お
よびＴＰＴ同志を接続するゲートパスラインとドレイン
パスライン間の短絡欠陥に強く依存する。これら欠陥が
発生すると、表示上では線欠陥となり、これは表示装置
としては致命欠陥となる。 上記欠陥は、ゲート絶縁膜やパスライン間の層間絶縁膜
に生じたピンホールやクラックに起因するもので、ピン
ホール等を通じてゲート・ドレイン間またはパスライン
間に短絡が生じると、短絡箇所に接続された全てのＴＰ
Ｔに正常な電圧を印加することが不可能となり、線状の
表示不良が生じる。 また、ゲート・ソース間に短絡を生じた場合には、ライ
ン欠陥にはならず点欠陥でとどまるが、これまた表示品
質を低下させる重大な欠陥となる。 従ってＴＰＴのゲート・ドレイン間、および交叉する上
下のパスライン間に介在する絶縁膜には、高い信頼性が
要求される。 〔従来の技術〕 短絡欠陥の発生原因は、上述した如く、薄膜トランジス
タのゲート絶縁膜およびパスライン間の眉間絶縁膜とし
て共通に用いている絶縁膜のピンホールやクランクが発
生することにある。 従来の動作半導体層にアモルファスシリコン（ａ−３ｉ
）を用いたＴＰＴマトリクスの構造を第３図に示す、同
図（ｂ）は（ａ）のＡ−Ａ矢視部所面を示す要部断面図
である。 １は透明絶縁性基板であるガラス基板、２はＴｉ膜で、
このＴｉ膜２により、ゲート電極Ｇ及びゲートパスライ
ンＣＢを形成する。３はＳ ｔ ＨａとＮＨ３の混合ガ
ス雰囲気の化学気相成長（Ｐ−ＣＶＤ）法で形成したＳ
ｉＮ膜からなるゲート絶縁膜、４はＳｉＨ，ガス雰囲気
中でＰ−ＣＶＤ法により形成した動作半導体層のａ−５
ｉ膜、５はＰＨ，をドープした５ｉＨａの雰囲気のｐ−
ｃｖＤ法で形成したコンタクト層としてのｎ” ａ−３
ｉ膜、６はＴｉ膜でドレイン電極りとソース電極Ｓを構
成し、８はＮｚＯと５ｉＨａの混合ガス雰囲気のＰ−Ｃ
ＶＤ法で形成した保護膜のＳｔｏｗ膜、９はポリイミド
膜で眉間絶縁膜、ＤＢはＡＮ膜からなるドレインハスラ
イン、Ｅは画素電極でＩＴＯ膜７からなる。 〔発明が解決しようとする課題〕 上記従来の構造およびその製造方法では、ゲート絶縁膜
とその延長部は、ピンホールを生じ易いＳｉＮ膜３−層
のみであるため、これにピンホールやクランクが発生す
ると、直ちに短絡欠陥を生じる。また、このＳｉＮ膜３
と下地のゲート電極Ｇとの密着は必ずしも良くなく、そ
の上層に形成されるソース電極Ｓおよびドレイン電極り
と保護膜８と境界に加わる機械的ストレスにより、ゲー
ト絶縁膜であるＳｉＮ膜３にクランクが生じ易くなる。 本発明は、製造原価の上昇を招くことなく、短絡欠陥の
発生を防止できるＴＰＴマトリクス構造と、その製造方
法の提供を目的とする。 〔課題を解決するための手段〕 本発明のＴＰＴマトリクスは第１図に示すように、絶縁
性基板上に、表面に母材を窒化して形成した窒化膜１１
を有するバルブメタル膜１０からなる複数のゲート電極
Ｇを形成し、さらにその上にゲート絶縁膜３を介して動
作半導体層４と、コンタクト層５および金属膜６（ソー
ス・ドレイン電極膜）を順に形成した構成を特徴とする
。 ここでバルブメタルは、Ｔｉ、Ｖ、Ｃｒ、Ｆｅ。 Ｍｏ、ＡＡ’、Ｔａ、などをいい、これら金属上の酸化
物層が一方向にのみ電流を通し、逆方向には殆ど電流を
通さず、いわゆる弁作用を持つ金属としてバルブメタル
（ｖａｌνｅ ｍｅｔａｌ ）という名称が与えられて
いる。この定義に属する金属は、周期律表でｍ族のａ、
ｂとＮａ、Ｖａ族に集中している。 本発明はこのバルブメタルが、窒化が容易であり、しか
もその窒化膜はピンホールやクラックのない良好な膜質
を有し、しかもゲート絶縁膜のＳｉＮ膜３との親和性に
優れていることを利用したものである。 上記バルブメタル膜は単層であっても積層膜であっても
よい。バルブメタルのうちのアルミニウム（／ｌりを使
用した上層膜と、アルミニウム以外から選ばれた例えば
タンタル（Ｔａ）からなる下層との二層膜とし、この積
層膜を窒化して表面に窒化膜を形成した構成とすること
もできる。 かかるＴＰＴマトリクスを得る本発明の製造方法は、絶
縁性基板ｌ上に、バルブメタル膜１０を形成し、これを
ゲート電極およびゲートパスラインのパターンに形成し
た後、その表面をＮ２またはＮＨ，雰囲気中で窒化して
母材の窒化膜１１を形成し、次いでゲート絶縁膜３．動
作半導体層４．コンタクト層５および金属膜６のような
ソース・ドレイン膜を順次形成する工程となる。ここで
バルブメタル膜表面の窒化法としては、加熱窒化法。 プラズマ窒化法、或いは加熱プラズマ窒化法を用いるこ
とができる。 〔作 用〕 上記バルブメタル膜１０の窒化膜１１は、母材との密着
性が優れ、且つ、ピンホールやクランクを生じることが
無い。また、その上に積層するゲート絶縁膜３との密着
性も良好である。この結果、ゲート絶縁膜３のピンホー
ルやクラックに起因する短絡欠陥の発生を防止できる。 さらに、ゲートパスラインＣＢをゲート電極Ｇと同一工
程で形成すれば、ゲートパスラインＣＢの表面にも母材
の窒化膜１１が形成されているので、ドレインハスライ
ンＤＢとのクロスオーバ一部においても、ピンホールや
クランクに起因する短絡の発生がなく、またゲートパス
ラインＣＢが窒化膜で保護されているので、製造工程中
での侵食や変質によるパスライン断線が減少する。 更に、バルブメタルのうち低抵抗金属であるＡｌと他の
例えばＴａとを積層してゲートパスラインを構成した場
合、上記ピンホールやクランクによる短絡欠陥の発生を
防止するばかりでなく、低抵抗のパスラインとすること
ができる。 このようにピンホールによる短絡欠陥の発生を防止でき
るので、製造歩留りを向上することができる。また、下
地ゲート電極Ｇの母材とゲート絶縁膜３との間に、窒化
膜１１が形成されるため、ゲート電極Ｇとゲート絶縁膜
３との密着性が向上する。 〔実 施 例〕 以下本発明の一実施例を、第２図により説明する。なお
、同図（ｊｌ〜（ｒｌは、それぞれ（ａｌ〜（１）のＢ
Ｂ矢矢視部面面示す要部断面図である。 本実施例は、Ｐ−ＣＶＤ装置のチャンバー中で加熱プラ
ズマにより窒化膜を形成する例である。
ガラス基板１上にスパッタリング法を用いて、Ｔｉ膜１
０を約８０ｎｍの厚さに形成し、これの不要部を除去し
て、ゲート電極ＧおよびゲートパスラインＧＢのパター
ンに形成する。
０を約８０ｎｍの厚さに形成し、これの不要部を除去し
て、ゲート電極ＧおよびゲートパスラインＧＢのパター
ンに形成する。
Ｎ２またはＮＨ，雰囲気中で、凡そ４００℃の温度で、
プラズマ化学気相成長（Ｐ−ＣＶＤ）法を施し、母材の
Ｔｉ膜１０表面を窒化し、ＴｉＮ膜１１を約４０ｎｍの
厚さに形成する。なお、上記Ｔｉを窒化する時の温度は
、加熱プラズマ窒化法の場合は、３００℃〜５００℃の
範囲、またその反応圧力は凡そ０．１〜１０ Ｔｏｒｒ
の範囲で実施でき、単に加熱窒化する場合より、低い温
度で窒化膜を形成できる。 また、プラズマを用いて窒化した場合には、プラズマに
よる表面清浄化、平滑化の副次的効果が得られるという
利点がある。
プラズマ化学気相成長（Ｐ−ＣＶＤ）法を施し、母材の
Ｔｉ膜１０表面を窒化し、ＴｉＮ膜１１を約４０ｎｍの
厚さに形成する。なお、上記Ｔｉを窒化する時の温度は
、加熱プラズマ窒化法の場合は、３００℃〜５００℃の
範囲、またその反応圧力は凡そ０．１〜１０ Ｔｏｒｒ
の範囲で実施でき、単に加熱窒化する場合より、低い温
度で窒化膜を形成できる。 また、プラズマを用いて窒化した場合には、プラズマに
よる表面清浄化、平滑化の副次的効果が得られるという
利点がある。
【同図（Ｃ１，（１）参照】
次いでＰ−ＣＶＤ法により、厚さ約３００ ｎｍのＳｉ
Ｎ膜３．厚さ約２５ｎｍのａ−３ｉ膜４゜厚さ約１４０
ｎｍのＳｉ０ｇ膜８を、連続的に成膜する。ＳｉＮ膜３
は５ｉｌ（、とＮ Ｈ３の混合ガス雰囲気、ａ−３ｉ膜
４はＳｉＨ，ガス雰囲気。 ５ｉｎ２膜８はＳ ｉ Ｈ，とＮ、Ｏとの混合ガス雰囲
気中で成膜したものである。
Ｎ膜３．厚さ約２５ｎｍのａ−３ｉ膜４゜厚さ約１４０
ｎｍのＳｉ０ｇ膜８を、連続的に成膜する。ＳｉＮ膜３
は５ｉｌ（、とＮ Ｈ３の混合ガス雰囲気、ａ−３ｉ膜
４はＳｉＨ，ガス雰囲気。 ５ｉｎ２膜８はＳ ｉ Ｈ，とＮ、Ｏとの混合ガス雰囲
気中で成膜したものである。
【同図（ｄ＋、 （ｍ＋参参照
衣いでその上部にポジレジストを塗布形成し、基板１の
裏面より紫外線を照射することにより、ゲート電極Ｇと
自己整合したレジスト膜２０を形成する。 【同図（ｅ）、 （ｎ）参照】 このレジスト膜２０をマスクとして、緩衝弗酸系エツチ
ング液でＳｉＯ□膜８の露出部を選択的に除去し、次い
で、ＰＨ３をドープしたＳｉＨ４ガスの雰囲気中でＰ−
ＣＶＤ法を施し、ｎ″ａ−３ｉ膜５を約５０ｎｍの厚さ
に形成し、その後、真空蒸着法により、Ｔｉ膜６を約１
１００ｎの厚さに形成する。
裏面より紫外線を照射することにより、ゲート電極Ｇと
自己整合したレジスト膜２０を形成する。 【同図（ｅ）、 （ｎ）参照】 このレジスト膜２０をマスクとして、緩衝弗酸系エツチ
ング液でＳｉＯ□膜８の露出部を選択的に除去し、次い
で、ＰＨ３をドープしたＳｉＨ４ガスの雰囲気中でＰ−
ＣＶＤ法を施し、ｎ″ａ−３ｉ膜５を約５０ｎｍの厚さ
に形成し、その後、真空蒸着法により、Ｔｉ膜６を約１
１００ｎの厚さに形成する。
【同図（ｆ）、 （０）参照】
アセトンで上記レジスト膜２０を除去することにより、
ゲート上部のｎ″ａ−３ｉ膜５とＴｉ膜６をリフトオフ
する。
ゲート上部のｎ″ａ−３ｉ膜５とＴｉ膜６をリフトオフ
する。
次いで、ソース電極及びドレイン電極形成用のレジスト
膜２１を形成する。
膜２１を形成する。
【同図（ハ）、（ロ）参照】
上記レジスト膜２１をマスクとして、Ｃ２系ガスを用い
てプラズマエツチングを行い、Ｔｉ膜６゜ｎ′″ａ−３
ｉ膜５．ａ−３ｉ膜４の露出部をエツチング除去して、
素子分離を行なうとともに、ソース電極Ｓ及びドレイン
電極りを形成する。本工程終了後も、ＳｉＮ膜３は除去
されることなく、表示部全域に残留する。
てプラズマエツチングを行い、Ｔｉ膜６゜ｎ′″ａ−３
ｉ膜５．ａ−３ｉ膜４の露出部をエツチング除去して、
素子分離を行なうとともに、ソース電極Ｓ及びドレイン
電極りを形成する。本工程終了後も、ＳｉＮ膜３は除去
されることなく、表示部全域に残留する。
ポリイミド膜９と、約５００ｎｍの厚さのドレインパス
ラインＤＢ、および厚さ約２００ｎｍの・ＩＴＯ膜７を
形成した後、これらの不要部を除去して、本実施例の薄
膜トランジスタマトリクスが完成する。 以上説明した本実施例によれば、ゲート電極Ｇは、表面
に母材の窒化膜１１が形成された、ｒｔ。 Ｔａ等のバルブメタル膜１０からなる。 上記バルブメタルの窒化膜１１は、ピンホールのない緻
密な膜であり、母材およびゲート絶縁膜のＳｉＮ膜３と
の密着も良好である。 このような窒化膜１１をゲート電極０表面に予め形成し
た後、ＳｉＮ膜のようなゲート絶縁膜３を成膜するので
、ゲート絶縁膜３自身にもピンホールが生じにくく、ま
た、その上層に形成されるソース電極Ｓおよびドレイン
電極りと保護膜８と境界に加わる機械的ストレスに起因
して、ゲート絶縁膜であるＳｉＮ膜３にクラックが生じ
易いという問題も著しく軽減される。 〔発明の効果〕 以上説明した如く本発明によれば、ピンホールの無い信
頼性の高い絶縁膜が得られるため、製造歩留りが向上す
る。
ラインＤＢ、および厚さ約２００ｎｍの・ＩＴＯ膜７を
形成した後、これらの不要部を除去して、本実施例の薄
膜トランジスタマトリクスが完成する。 以上説明した本実施例によれば、ゲート電極Ｇは、表面
に母材の窒化膜１１が形成された、ｒｔ。 Ｔａ等のバルブメタル膜１０からなる。 上記バルブメタルの窒化膜１１は、ピンホールのない緻
密な膜であり、母材およびゲート絶縁膜のＳｉＮ膜３と
の密着も良好である。 このような窒化膜１１をゲート電極０表面に予め形成し
た後、ＳｉＮ膜のようなゲート絶縁膜３を成膜するので
、ゲート絶縁膜３自身にもピンホールが生じにくく、ま
た、その上層に形成されるソース電極Ｓおよびドレイン
電極りと保護膜８と境界に加わる機械的ストレスに起因
して、ゲート絶縁膜であるＳｉＮ膜３にクラックが生じ
易いという問題も著しく軽減される。 〔発明の効果〕 以上説明した如く本発明によれば、ピンホールの無い信
頼性の高い絶縁膜が得られるため、製造歩留りが向上す
る。
第１図は本発明の構成説明図、
第２図は本発明の詳細な説明図、
第３図は従来のＴＰＴマトリクスの構造例を示す図であ
る。 図において、ｌは透明絶縁性基板（ガラス基板）、３は
ゲート絶縁膜（ＳｉＮ膜）、４は動作半導体層（ａ−３
ｉ膜）、５はコンタクト層（ｎ＋ａ−５ｔ膜）、６は金
属膜（Ｔｉ膜）、７はＩＴＯ膜、８は保護膜（Ｓｉ０ｇ
膜）、９はポリイミド膜、１０はバルブメタル膜（Ｔｉ
膜）、ｌｌはバルブメタルの窒化膜（ＴｉＮ膜）、Ｇは
ゲート電極、Ｓはソース電極、Ｄはドレイン電極、Ｅは
画素電極、ＧＢはゲートパスライン、ＤＢはドレインパ
スラインを示す。 、十づｂθ月Ｊ’舞≧約（たンＢ冴へコ第１図 手垢朗−友λ＆例説−図 第 図 Ｃ予め２） ｔａ＞ ０ 第 図（イｆ）１） 第 図 （１め３ン
る。 図において、ｌは透明絶縁性基板（ガラス基板）、３は
ゲート絶縁膜（ＳｉＮ膜）、４は動作半導体層（ａ−３
ｉ膜）、５はコンタクト層（ｎ＋ａ−５ｔ膜）、６は金
属膜（Ｔｉ膜）、７はＩＴＯ膜、８は保護膜（Ｓｉ０ｇ
膜）、９はポリイミド膜、１０はバルブメタル膜（Ｔｉ
膜）、ｌｌはバルブメタルの窒化膜（ＴｉＮ膜）、Ｇは
ゲート電極、Ｓはソース電極、Ｄはドレイン電極、Ｅは
画素電極、ＧＢはゲートパスライン、ＤＢはドレインパ
スラインを示す。 、十づｂθ月Ｊ’舞≧約（たンＢ冴へコ第１図 手垢朗−友λ＆例説−図 第 図 Ｃ予め２） ｔａ＞ ０ 第 図（イｆ）１） 第 図 （１め３ン
Claims (3)
- （１）透明絶縁性基板（１）上に、ゲート電極（Ｇ）と
、ゲート絶縁膜（３）と、動作半導体層（４）と、ソー
スおよびドレイン電極（Ｓ、Ｄ）が、この順に積層され
た構成の薄膜トランジスタを、複数個マトリクス状に配
列した薄膜トランジスタマトリクスにおいて、 前記ゲート電極が、表面に母材を窒化して形成した窒化
膜（１１）を有するバルブメタル膜（１０）からなるこ
とを特徴とする薄膜トランジスタマトリクス。 - （２）透明絶縁性基板上にバルブメタルを母材とする膜
からなるゲート電極を形成し、次いで、該ゲート電極の
母材表面を窒化した後、ゲート絶縁膜を成膜する工程を
含むことを特徴とする請求項１記載の薄膜トランジスタ
マトリクスの製造方法。 - （３）前記ゲート電極の母材表面の窒化を、加熱窒化法
、プラズマ窒化法、および加熱プラズマ窒化法の中から
選ばれた一つにより行なうことを特徴とする請求項２記
載の薄膜トランジスタマトリクスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27444789A JP2775909B2 (ja) | 1989-10-20 | 1989-10-20 | 薄膜トランジスタマトリクス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27444789A JP2775909B2 (ja) | 1989-10-20 | 1989-10-20 | 薄膜トランジスタマトリクス及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03136280A true JPH03136280A (ja) | 1991-06-11 |
| JP2775909B2 JP2775909B2 (ja) | 1998-07-16 |
Family
ID=17541816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27444789A Expired - Lifetime JP2775909B2 (ja) | 1989-10-20 | 1989-10-20 | 薄膜トランジスタマトリクス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2775909B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670794A (en) * | 1994-10-07 | 1997-09-23 | Micron Technology, Inc. | Thin film transistors |
| US5804838A (en) * | 1995-05-26 | 1998-09-08 | Micron Technology, Inc. | Thin film transistors |
| US6184947B1 (en) * | 1998-12-25 | 2001-02-06 | Fujitsu Limited | Thin film transistor matrix with repairable bus line |
| US6204521B1 (en) | 1998-08-28 | 2001-03-20 | Micron Technology, Inc. | Thin film transistors |
| US6501094B1 (en) * | 1997-06-11 | 2002-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a bottom gate type thin film transistor |
| US6744070B2 (en) | 1998-09-03 | 2004-06-01 | Sharp Kabushiki Kaisha | Thin film transistor and liquid crystal display device |
| JP2007250715A (ja) * | 2006-03-15 | 2007-09-27 | Konica Minolta Holdings Inc | 半導体デバイスの製造方法 |
-
1989
- 1989-10-20 JP JP27444789A patent/JP2775909B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670794A (en) * | 1994-10-07 | 1997-09-23 | Micron Technology, Inc. | Thin film transistors |
| US5985702A (en) * | 1994-10-07 | 1999-11-16 | Micron Technology, Inc, | Methods of forming conductive polysilicon lines and bottom gated thin film transistors, and conductive polysilicon lines and thin film transistors |
| US5804838A (en) * | 1995-05-26 | 1998-09-08 | Micron Technology, Inc. | Thin film transistors |
| US6501094B1 (en) * | 1997-06-11 | 2002-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a bottom gate type thin film transistor |
| US6204521B1 (en) | 1998-08-28 | 2001-03-20 | Micron Technology, Inc. | Thin film transistors |
| US6744070B2 (en) | 1998-09-03 | 2004-06-01 | Sharp Kabushiki Kaisha | Thin film transistor and liquid crystal display device |
| US6184947B1 (en) * | 1998-12-25 | 2001-02-06 | Fujitsu Limited | Thin film transistor matrix with repairable bus line |
| JP2007250715A (ja) * | 2006-03-15 | 2007-09-27 | Konica Minolta Holdings Inc | 半導体デバイスの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2775909B2 (ja) | 1998-07-16 |
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