CN108321208A - 低温多晶硅薄膜晶体管及其制作方法、阵列基板、显示装置 - Google Patents
低温多晶硅薄膜晶体管及其制作方法、阵列基板、显示装置 Download PDFInfo
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 113
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 112
- 239000000758 substrate Substances 0.000 title claims abstract description 61
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 239000010410 layer Substances 0.000 claims abstract description 158
- 239000010408 film Substances 0.000 claims abstract description 134
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 62
- 239000011229 interlayer Substances 0.000 claims abstract description 47
- 239000012528 membrane Substances 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 19
- 238000009413 insulation Methods 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000004642 Polyimide Substances 0.000 claims description 10
- 229920001721 polyimide Polymers 0.000 claims description 10
- 238000005496 tempering Methods 0.000 claims description 10
- 239000010409 thin film Substances 0.000 claims description 9
- 230000000903 blocking effect Effects 0.000 claims description 7
- 125000004435 hydrogen atom Chemical group [H]* 0.000 claims description 6
- 238000003851 corona treatment Methods 0.000 claims description 5
- 238000005137 deposition process Methods 0.000 claims description 2
- 239000013078 crystal Substances 0.000 claims 2
- 238000005516 engineering process Methods 0.000 abstract description 3
- 229920001621 AMOLED Polymers 0.000 abstract 2
- 239000004973 liquid crystal related substance Substances 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 12
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000001259 photo etching Methods 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 5
- 230000008646 thermal stress Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000035882 stress Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 230000001808 coupling effect Effects 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- YZCKVEUIGOORGS-UHFFFAOYSA-N Hydrogen atom Chemical compound [H] YZCKVEUIGOORGS-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000018044 dehydration Effects 0.000 description 1
- 238000006297 dehydration reaction Methods 0.000 description 1
- 238000006356 dehydrogenation reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- -1 illustratively Substances 0.000 description 1
- 150000003949 imides Chemical class 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
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Abstract
本发明公开一种低温多晶硅薄膜晶体管及其制作方法、阵列基板、显示装置，涉及显示技术领域，用于提高低温多晶硅薄膜晶体管的使用可靠性。所述低温多晶硅薄膜晶体管包括：设置在衬底基板上的有源层，以及设置在所述有源层背上的层间绝缘层；所述层间绝缘层为光刻胶层。本发明提供的低温多晶硅薄膜晶体管及其制作方法、阵列基板、显示装置用于有源矩阵有机发光二极体(AMOLED)显示装置和液晶(LCD)显示装置。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种低温多晶硅薄膜晶体管及其制作方法、阵列基板、显示装置。
背景技术
低温多晶硅薄膜晶体管(Thin Film Transistor，简称为TFT)作为开关器件在显示技术领域发挥着重要的作用。常见的低温多晶硅薄膜晶体管至少包括有栅极、源极、漏极以及有源层等，而按照栅极和有源层在衬底基板上的相对位置关系，可将低温多晶硅薄膜晶体管划分为顶栅结构的低温多晶硅薄膜晶体管和底栅结构的低温多晶硅薄膜晶体管。
目前，在衬底基板上制作形成顶栅结构的低温多晶硅薄膜晶体管后，通常还需要对低温多晶硅薄膜晶体管进行诸如高温退火或高温回火等的后续处理工序。但是，在顶栅结构的低温多晶硅薄膜晶体管中，由于其层间绝缘层一般采用氧化物和/或氮化物制作形成且多为复合层，其栅极一般采用金属材料制作形成，当实施高温退火或高温回火的后续处理工序后，栅极与层间绝缘层接触的边角区域容易产生热应力集中，使得层间绝缘层无法良好覆盖栅极，也易于出现层间绝缘层膜质断裂以及复合层中上下层剥离的问题，从而导致低温多晶硅薄膜晶体管所在的阵列基板出现栅极、源极及漏极短路的不良缺陷，严重影响低温多晶硅薄膜晶体管的可靠使用。
发明内容
本发明的目的在于提供一种低温多晶硅薄膜晶体管及其制作方法、阵列基板，用于提高低温多晶硅薄膜晶体管的使用可靠性。
为了实现上述目的，本发明提供如下技术方案：
本发明第一方面提供一种低温多晶硅薄膜晶体管，包括：设置在衬底基板上的有源层，以及设置在有源层上的层间绝缘层；所述层间绝缘层为光刻胶层。
与现有技术相比，本发明提供的低温多晶硅薄膜晶体管具有如下有益效果：
本发明提供的低温多晶硅薄膜晶体管，将层间绝缘层设置为光刻胶层，即采用光刻胶材料制作形成层间绝缘层，这样与现有制作层间绝缘层的氧化物和/或氮化物材料相比，本发明用于制作层间绝缘层的光刻胶材料具有更好的粘附性、韧性及延展性，使得采用光刻胶材料制作的光刻胶层具有良好的柔性；当上述光刻胶层与低温多晶硅薄膜晶体管内的栅极、源极、漏极配合使用时，如果存在有高温退火或高温回火的后续处理工序，那么利用光刻胶层良好的柔性，能够在光刻胶层与相邻的栅极、源极、漏极彼此之间较佳的完成热应力匹配，从而避免因热应力局部集中而出现光刻胶层与栅极、源极、漏极彼此间局部剥离以及光刻胶层膜质断裂的问题，进而也就能够避免低温多晶硅薄膜晶体管所在的阵列基板出现栅极、源极及漏极短路的不良缺陷，有利于提高低温多晶硅薄膜晶体管的使用可靠性。
当然，本发明提供的低温多晶硅薄膜晶体管，将层间绝缘层设置为光刻胶层，还可以在低温多晶硅薄膜晶体管出现弯折状态时，利用光刻胶层良好的柔性较佳的完成光刻胶层与相邻的栅极、源极、漏极彼此之间的机械应力匹配，从而避免出现光刻胶层与栅极、源极、漏极彼此间局部剥离以及光刻胶层膜质断裂的问题，有利于在低温多晶硅薄膜晶体管用于柔性显示面板时进一步提高其使用可靠性。
基于上述低温多晶硅薄膜晶体管的技术方案，本发明第二方面提供一种低温多晶硅薄膜晶体管的制作方法，包括：
提供一衬底基板，在衬底基板上形成有源层；
在有源层上采用光刻胶材料形成层间绝缘层。
与现有技术相比，本发明提供的低温多晶硅薄膜晶体管的制作方法所能实现的有益效果，与上述技术方案提供的低温多晶硅薄膜晶体管所能达到的有益效果相同，在此不做赘述。
基于上述低温多晶硅薄膜晶体管的技术方案，本发明第三方面提供一种阵列基板，所述阵列基板包括上述技术方案所提供的低温多晶硅薄膜晶体管。
与现有技术相比，本发明提供的阵列基板所能实现的有益效果，与上述技术方案提供的低温多晶硅薄膜晶体管所能达到的有益效果相同，在此不做赘述。
基于上述阵列基板的技术方案，本发明第四方面提供一种显示装置，所述显示装置包括上述技术方案所提供的阵列基板。
与现有技术相比，本发明提供的显示装置所能实现的有益效果，与上述技术方案提供的阵列基板所能达到的有益效果相同，在此不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的低温多晶硅薄膜晶体管的结构示意图；
图2为本发明实施例提供的低温多晶硅薄膜晶体管的制作方法的流程示意图一；
图3为本发明实施例提供的低温多晶硅薄膜晶体管的制作方法的流程示意图二；
图4为本发明实施例提供的多晶硅薄膜形成的流程示意图；
图5为本发明实施例提供的有源层形成的流程示意图；
图6为本发明实施例提供的栅极形成的流程示意图；
图7为本发明实施例提供的层间绝缘层以及源漏极形成的流程示意图。
附图标记：
1-衬底基板， 2-缓冲层，
3-有源层， 301-非晶硅薄膜，
302-多晶硅薄膜， 303-有源层掩膜版，
31-源极连接区， 32-漏极连接区，
401-掺杂掩膜版， 40-掺杂阻挡层，
41-源极， 42-漏极，
51-栅绝缘层， 52-栅极，
501-栅掩膜版， 6-光刻胶层，
7-平坦化层， 8-像素电极。
具体实施方式
为了进一步说明本发明实施例提供的低温多晶硅薄膜晶体管及其制作方法、阵列基板、显示装置，下面结合说明书附图进行详细描述。
请参阅图1，本发明实施例提供的低温多晶硅薄膜晶体管包括：设置在衬底基板1上的有源层3，以及设置在有源层3上的层间绝缘层；所述层间绝缘层为光刻胶层6。
上述实施例提供的低温多晶硅薄膜晶体管通常是指顶栅结构的低温多晶硅薄膜晶体管，该低温多晶硅薄膜晶体管还包括：栅绝缘层51、栅极52、源极41和漏极42；其中，栅绝缘层51、栅极52和光刻胶层6依次设置在有源层3上，且栅极52部分覆盖栅绝缘层51，光刻胶层6分别覆盖栅极52和栅绝缘层51；源极41和漏极42分别设置在光刻胶层6上，且源极41和漏极42分别与有源层3连接。此外，在该低温多晶硅薄膜晶体管中，衬底基板1与有源层3之间通常还设置有缓冲层2；光刻胶层6以及源极41、漏极42上分别设置有平坦化层7，平坦化层7上设置有与漏极42连接的像素电极8。
本发明实施例提供的低温多晶硅薄膜晶体管，将层间绝缘层设置为光刻胶层6，即采用光刻胶材料制作形成层间绝缘层，这样与现有制作层间绝缘层的氧化物和/或氮化物材料相比，本发明实施例用于制作层间绝缘层的光刻胶材料具有更好的粘附性、韧性及延展性，使得由光刻胶材料制作的光刻胶层6具有良好的柔性。当上述光刻胶层6与低温多晶硅薄膜晶体管内的栅极52、源极41、漏极42配合使用时，如果存在有高温退火或高温回火的后续处理工序，那么利用光刻胶层6良好的柔性，能够在光刻胶层6与相邻的栅极52、源极41、漏极42彼此之间较佳的完成热应力匹配，从而避免因热应力局部集中而出现光刻胶层6与栅极52、源极41、漏极42彼此间局部剥离以及光刻胶层6膜质断裂的问题，进而也就能够避免低温多晶硅薄膜晶体管所在的阵列基板出现栅极52、源极41及漏极42短路的不良缺陷，有利于提高低温多晶硅薄膜晶体管的使用可靠性。
此外，上述低温多晶硅薄膜晶体管利用光刻胶层6良好的柔性，在较佳的完成光刻胶层6与相邻的栅极52、源极41、漏极42彼此之间的热应力匹配后，还能有效避免低温多晶硅薄膜晶体管所在的阵列基板因应力分配不均而出现基板翘曲现象，确保阵列基板的可靠使用。
当然，本发明实施例提供的低温多晶硅薄膜晶体管，将层间绝缘层设置为光刻胶层6，还可以在低温多晶硅薄膜晶体管出现弯折状态时，利用光刻胶层6良好的柔性，较佳的完成光刻胶层6与相邻的栅极52、源极41、漏极42彼此之间的机械应力匹配，从而避免出现光刻胶层6与栅极52、源极41、漏极42彼此间局部剥离以及光刻胶层6膜质断裂的问题，有利于在低温多晶硅薄膜晶体管用于柔性显示面板时进一步提高其使用可靠性。
需要说明的是，上述有源层3通常为依序通过源漏极离子掺杂工艺、回火工艺和氢原子等离子体沉积工艺进行表面处理后的多晶硅薄膜。具体实施时，在衬底基板1依次形成缓冲层2和图案化的多晶硅薄膜；然后，分别对多晶硅薄膜的源极连接区和漏极连接区进行源漏极离子掺杂，并在源漏极离子掺杂完成之后，对该多晶硅薄膜进行高温快速的回火处理，以便对多晶硅薄膜中因源漏极离子掺杂造成的晶格破坏进行修复，并活化多晶硅薄膜中掺杂的源漏极离子；最后，对多晶硅薄膜的表面进行氢原子等离子体处理，以有效修补多晶硅薄膜表面的硅悬挂键，从而获得性能稳定的有源层3。
值得一提的是，上述低温多晶硅薄膜晶体管中，光刻胶层6的介电常数通常小于3。与现有采用氧化物和/或氮化物材料制作的层间绝缘层相比，本实施例采用介电常数小于3的低介电常数的光刻胶层6，能够有效降低与光刻胶层6接触设置的源极41、漏极42、栅极52彼此间的各电容耦合效应，从而提升低温多晶硅薄膜晶体管的信号传输质量。
由于现有采用氧化物和/或氮化物材料制作的层间绝缘层，不仅致密性较好，还容易对光线进行吸收，容易影响低温多晶硅薄膜晶体管所在显示装置的开口率，因此，为了提高低温多晶硅薄膜晶体管所在显示装置的开口率，本实施例选用亚克力系光刻胶材料或聚酰亚胺(Polyimide，简称PI)系光刻胶材料来制作光刻胶层6，即上述光刻胶层6具体可以为亚克力光刻胶层或聚酰亚胺光刻胶层。本实施例将亚克力光刻胶层或聚酰亚胺光刻胶层作为层间绝缘层，不仅方便制作，减少了膜层沉积工艺，达到了节省生产时间和提高生产率的目的，还能够利用亚克力光刻胶层或聚酰亚胺光刻胶层的高透光率，提高层间绝缘层的透光率，进而提高低温多晶硅薄膜晶体管所在显示装置的开口率，优化显示装置的画面显示质量。
本发明实施例还提供了一种低温多晶硅薄膜晶体管的制作方法，用于制作上述实施例所述的低温多晶硅薄膜晶体管，请参阅图2，所述制作方法包括：
步骤S10，提供一衬底基板，在衬底基板上形成有源层；
步骤S20，在有源层上采用光刻胶材料形成层间绝缘层。
本发明实施例提供的低温多晶硅薄膜晶体管的制作方法所能实现的有益效果，与上述技术方案提供的低温多晶硅薄膜晶体管所能达到的有益效果相同，在此不做赘述。
需要说明的是，请参阅图3-图5，上述步骤S10中，在衬底基板上形成有源层，包括：
步骤S101，在衬底基板1上形成图案化的多晶硅薄膜302，对多晶硅薄膜的源极连接区31和漏极连接区32进行源漏极离子掺杂，并在源漏极离子掺杂完成后，对多晶硅薄膜302进行回火处理；
步骤S102，对多晶硅薄膜302进行氢原子等离子体处理，获得有源层3。
具体实施时，衬底基板1通常采用玻璃等透光材料制作形成，有源层3在衬底基板1上的形成请参阅图4-图5：
首先，清洗衬底基板1，采用等离子体化学气相沉积法(Plasma EnhancedChemical Vapor Deposition，简称PECVD)方法，在衬底基板1的表面依次形成缓冲层2和非晶硅薄膜301；其中，缓冲层2由氧化硅和/或氮化硅形成单层结构或复合层结构，示例性的，缓冲层2由厚度为50nm～100nm的氧化硅层，以及厚度为100nm～300nm的氮化硅层复合形成；非晶硅薄膜301的厚度可选为40nm～50nm。
然后，对非晶硅薄膜301进行高温脱氢处理，通常将非晶硅薄膜301中的氢含量控制在2％以下；当非晶硅薄膜301的脱氢工序完成后，对其进行准分子激光退火(ELA)，便可以使非晶硅薄膜301转变为多晶硅薄膜302；并且，利用有源层掩膜版303，对上述多晶硅薄膜302进行光刻，可以得到图案化的多晶硅薄膜302；光刻工序通常包括曝光(MASK)、显影(Develop)、刻蚀(Etch)和剥离(Strip)等。
之后，分别对多晶硅薄膜302的源极连接区31和漏极连接区32进行源漏极离子掺杂，示例性的，在多晶硅薄膜302的表面形成掺杂阻挡层40，并通过掺杂掩膜版401将掺杂阻挡层40图案化，如图5中(a)所示，使得多晶硅薄膜302的源极连接区31和漏极连接区32裸露，对源极连接区31和漏极连接区32进行源漏极离子掺杂，如图5中(b)所示，并在源漏极离子掺杂完成后，去除掺杂阻挡层40，对多晶硅薄膜302进行680℃±50℃的高温快速回火处理，如图5中(c)所示，以便对多晶硅薄膜302中因源漏极离子掺杂造成的晶格破坏进行修复，并活化多晶硅薄膜302中掺杂的源漏极离子。此外，本实施例在多晶硅薄膜302的表面覆膜之前对其进行高温回火处理，与现有技术中在覆膜之后对其进行高温回火处理相比，能够获得更好的有源层晶格修复效果，以及更好的源漏极离子活化效果。
最后，对多晶硅薄膜302的表面进行氢原子等离子体处理，如图5中(d)所示，获得有源层3。示例性的，本实施例使用工作功率为1750W±50W，气体流量为7500sccm±500sccm的等离子体处理仪器，对多晶硅薄膜302表面进行氢原子等离子体注入45min±5min，能够有效修补多晶硅薄膜表面的硅悬挂键，从而获得性能稳定的有源层3。
值得一提的是，低温多晶硅薄膜晶体管的有源层与层间绝缘层之间通常设置有栅绝缘层和栅极，请继续参阅图3和图6，在上述实施例提供的步骤S10和步骤S20之间，低温多晶硅薄膜晶体管的制作方法还包括：
步骤S15，采用PECVD方法在有源层3上形成栅绝缘层51，采用磁控溅射方法在栅绝缘层51上形成栅极层；并通过栅掩膜版501将栅极层图案化，得到部分覆盖栅绝缘层51的栅极52。
示例性的，栅绝缘层51可以采用氧化硅和氮化硅的复合层，氧化硅可以利用NO2和C8H20O4Si(正硅酸乙酯，简称TEOS)反应生成；氧化硅的厚度可制作为50nm～100nm，氮化硅的厚度可制作为40nm～80nm。栅极52可选用钼、钨、铬中的一种材料或其合金材料制作形成。
上述实施例中用于图案化掺杂阻挡层40的掺杂掩膜版401，可以与用于图案化栅极层的栅掩膜版501为同一掩膜版，这样也就能够减少掩膜版的使用种类，方便低温多晶硅薄膜晶体管制作过程中光刻工序的实施。
上述实施例提供的低温多晶硅薄膜晶体管通常还包括源极、漏极及平坦化层等，当源极和漏极分别设置在层间绝缘层上，源极和漏极分别与有源层连接；且平坦化层分别设置在层间绝缘层以及源极、漏极上，平坦化层上设置有与漏极连接的像素电极时，请继续参阅图4和图7，上述低温多晶硅薄膜晶体管的制作方法还包括：
步骤S30，采用光刻工艺在层间绝缘层6和栅绝缘层51分别形成用于供源极41和漏极42穿过的过孔，并在层间绝缘层6上分别形成源极41和漏极42，源极41和漏极42均穿过对应的过孔与有源层3连接。示例性的，源极41和漏极42在制作时，可以先采用磁控溅射的方式在层间绝缘层6的表面形成金属导电层，然后通过光刻工艺将金属导电层图案化，分别获得源极41和漏极42；源极41和漏极42的制作材料可以为钼、钨、铬中的一种或其合金材料，源极41和漏极42的制作厚度可以为280nm～350nm。
步骤S40，在层间绝缘层6、源极41、漏极42上分别形成平坦化层7，在平坦化层7形成用于供像素电极穿过的过孔，在平坦化层7上形成像素电极8，像素电极8穿过平坦化层7的过孔与漏极42连接。示例性的，平坦化层7可以选用亚克力光刻胶以旋涂的方式制作，且平坦化层7的厚度可以制作为2.9μm～3.2μm；像素电极8在制作时，可以先采用磁控溅射的方式在平坦化层7的表面形成透明导电层，然后通过光刻工艺将透明导电层图案化，获得像素电极8。
为了提高低温多晶硅薄膜晶体管所在显示装置的开口率，上述实施例中用于制作层间绝缘层的光刻胶材料可选用亚克力光刻胶或聚酰亚胺光刻胶。请参阅图7，上述实施例的步骤S20中，层间绝缘层的形成方法包括：在有源层3上，具体是在栅绝缘层51和栅极52上涂布亚克力光刻胶或聚酰亚胺光刻胶；亚克力光刻胶或聚酰亚胺光刻胶固化后，形成层间绝缘层。本实施例选用亚克力光刻胶或聚酰亚胺光刻胶制作层间绝缘层，不仅方便制作，减少了膜层沉积工艺，达到了节省生产时间和提高生产率的目的，还能够利用亚克力光刻胶层或聚酰亚胺光刻胶层的高透光率，提高层间绝缘层的透光率，进而提高低温多晶硅薄膜晶体管所在显示装置的开口率，优化显示装置的画面显示质量。
值得一提的是，为了有效降低源极、漏极与栅极彼此间的各电容耦合效应，上述用于制作层间绝缘层的有机绝缘材料的介电常数通常小于3，本实施例采用介电常数小于3的低介电常数的层间绝缘层，能够有效降低与层间绝缘层接触设置的源极、漏极以及栅极彼此间的各电容耦合效应，从而提升低温多晶硅薄膜晶体管的信号传输质量。
本发明实施例还提供了一种阵列基板，所述阵列基板包括上述实施例提供的低温多晶硅薄膜晶体管。所述阵列基板中的低温多晶硅薄膜晶体管与上述实施例中的低温多晶硅薄膜晶体管具有的优势相同，此处不再赘述。
本发明实施例还提供了一种显示装置，所述显示装置包括上述实施例提供的阵列基板。所述显示装置中的阵列基板与上述实施例中的阵列基板具有的优势相同，此处不做赘述。
上述实施例提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框或导航仪等任何具有显示功能的产品或部件。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种低温多晶硅薄膜晶体管，其特征在于，包括：设置在衬底基板上的有源层，以及设置在所述有源层上的层间绝缘层；所述层间绝缘层为光刻胶层。
2.根据权利要求1所述的低温多晶硅薄膜晶体管，其特征在于，所述光刻胶层包括亚克力光刻胶层或聚酰亚胺光刻胶层。
3.根据权利要求1所述的低温多晶硅薄膜晶体管，其特征在于，所述光刻胶层的介电常数小于3。
4.根据权利要求1所述的低温多晶硅薄膜晶体管，其特征在于，所述有源层为依序通过源漏极离子掺杂工艺、回火工艺和氢原子等离子体沉积工艺进行表面处理后的多晶硅薄膜。
5.根据权利要求1-4任一项所述的低温多晶硅薄膜晶体管，其特征在于，所述低温多晶硅薄膜晶体管还包括：栅绝缘层、栅极、源极和漏极；其中，
所述栅绝缘层、所述栅极和所述光刻胶层依次设置在所述有源层上，且所述栅极部分覆盖所述栅绝缘层，所述光刻胶层分别覆盖所述栅极和所述栅绝缘层；
所述源极和所述漏极分别设置在所述光刻胶层上，且所述源极和所述漏极分别与所述有源层连接。
6.一种低温多晶硅薄膜晶体管的制作方法，其特征在于，包括：
提供一衬底基板，在所述衬底基板上形成有源层；
在所述有源层上采用光刻胶材料形成层间绝缘层。
7.根据权利要求6所述的低温多晶硅薄膜晶体管的制作方法，其特征在于，在所述衬底基板上形成有源层，包括：
在所述衬底基板上形成图案化的多晶硅薄膜，对所述多晶硅薄膜的源极连接区和漏极连接区进行源漏极离子掺杂，并在源漏极离子掺杂完成后，对所述多晶硅薄膜进行回火处理；
对所述多晶硅薄膜进行氢原子等离子体处理，获得有源层。
8.根据权利要求7所述的低温多晶硅薄膜晶体管的制作方法，其特征在于，
对所述多晶硅薄膜的源极连接区和漏极连接区进行源漏极离子掺杂，包括：在所述多晶硅薄膜上形成掺杂阻挡层，并通过掺杂掩膜版将所述掺杂阻挡层图案化，使得所述多晶硅薄膜的源极连接区和漏极连接区裸露；然后，对所述源极连接区和所述漏极连接区进行源漏极离子掺杂，并在源漏极离子掺杂完成后，去除所述掺杂阻挡层；
所述有源层与所述层间绝缘层之间设置有栅绝缘层和栅极，所述低温多晶硅薄膜晶体管的制作方法还包括：在所述有源层上依次形成栅绝缘层和栅极层，并通过栅掩膜版将所述栅极层图案化，得到部分覆盖所述栅绝缘层的栅极；分别在所述栅绝缘层和所述栅极上形成所述层间绝缘层；
所述掺杂掩膜版和所述栅掩膜版为同一掩膜版。
9.一种阵列基板，其特征在于，包括如权利要求1-5任一项所述的低温多晶硅薄膜晶体管。
10.一种显示装置，其特征在于，包括如权利要求9所述的阵列基板。
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| Application Number | Priority Date | Filing Date | Title |
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Family
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