JPH04130776A

JPH04130776A - 薄膜トランジスタ

Info

Publication number: JPH04130776A
Application number: JP25038190A
Authority: JP
Inventors: Ichiro Ono; 一郎大野; Shunichi Sato; 俊一佐藤; Hiromitsu Ishii; 裕満石井
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1990-09-21
Filing date: 1990-09-21
Publication date: 1992-05-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は薄膜トランジスタに関するものである。

〔従来の技術〕

薄膜トランジスタ（Ｔ　Ｆ　Ｔ）は、ゲート電極と、ゲ
ート絶縁膜と、半導体層と、ソース、ドレイン電極とか
らなっており、この薄膜トランジスタには、逆スタガー
型、逆スタガ−型、スタガー型、コプラナー型のものか
ある。

この薄膜トランジスタのゲート電極およびソース、ドレ
イン電極は、従来、Ｃｒ　　（クロム）。

Ｔａ　　（タンタル）、Ｍｏ（モリブデン）等の硬質金
属で形成されており、また、ゲート絶縁膜はＳｔ　Ｎ　
（窒化シリコン）で形成され、半導体層はａ−５ｉ（ア
モルファスシリコン）で形成されている。なお、上記ゲ
ート絶縁膜（Ｓｉ　Ｎ膜）および半導体層（ａ−３ｉ）
は一般にプラズマＣＶＤ装置によって成膜されており、
ゲート絶縁膜のハ膜は、膜質が緻密てかつ絶縁破壊耐圧
の高い絶粘膜を得るため、約３５０℃の成膜温度で、Ｒ
Ｆｇ電のパワー密度を１２０−１３０　ｍ　Ｗ　／　ｃ
　ｍ　２に制御して行なわれている。

〔発明が解決しようとする課題〕

しかし、上記のようにゲート電極とソース、トレイン電
極とをＣｒ、Ｔａ、Ｍｏ等の硬質金属て形成している従
来の薄膜トランジスタは、上記Ｃｒ　、Ｔ２　、ＭＯ等
の硬質金属が高価であるため薄膜トランジスタの製造コ
ストが高くなってしまうし、また上記硬質金属は抵抗値
が高いため、ゲート電極およびソース、ドレイン電極で
の電圧降下か大きくて、薄膜トランジスタの動作特性（
＠に応答特性）が低下してしまうという問題をもってい
た。

そこで、従来から、ゲート電極およびソース。

ドレイン電極に、安価でかつ抵抗値も低いＡｌ（アルミ
ニウム）を使用することが検討されているが、このＡｌ
の膜は、これを数百度で熱処理すると、その表面か荒れ
てヒロックと呼ばれる突起か発生するという問題をもっ
ている。

そして、薄膜トランジスタのゲート絶縁膜（ＳｉＮ膜）
は、上述したようにプラズマＣＶＤ装置により約３５０
℃の成膜温度で成膜されているため、例えば逆スタガー
型薄膜トランジスタのゲート電極をＡ１１で形成したの
では、ゲート電極を形成した後のゲート絶縁膜の成膜時
に、ゲート電極（Ａｌ膜）の表面にヒロックか発生し、
このヒロックの影響でゲート絶縁膜に欠陥か発生して、
ゲート電極と半導体層およびソーース、ドレイン電極と
の間か短絡してしまう。これは、逆スタガ−型、スタガ
ー型、コプラナー型の薄膜トランジスタでも同様であり
、これらの薄膜トランジスタにおいても、ゲート絶縁膜
の成膜前に形成される下部電極（逆コプラナー型薄膜ト
ランジスタではゲート電極、スタガー型およびコプラナ
ー型薄膜トランジスタではソース、ドレイン電極）をＡ
、＆で形成したのでは、後工程でゲート絶縁膜（Ｓｊ　
Ｎ膜）を成膜したときに、上記電極（Ａｌ膜）の表面に
ヒロックが発生して、成膜されたゲート絶縁膜に欠陥を
発生させてしまう。

このため、従来は、ゲート電極およびソース。

ドレイン電極をＡｌで形成することは不可能とされてい
た。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、ゲート電極とソース
、ドレイン電極とのうち少なくともゲート絶縁膜の成膜
前に形成する下部電極を、安価でかつ抵抗値も低い金属
で形成して、製造コストを低減するとともにその動作特
性を良くし、しかもこの下部電極の形成後に成膜される
ゲート絶縁膜の成膜時に上記下部電極の表面にヒロック
を発生させないようにして、このヒロックによるゲート
絶縁膜の欠陥発生をなくすことかできる、薄膜トランジ
スタを提供することにある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタは、そのゲート電極とソース
、ドレイン電極とのうち、少なくともゲト絶縁膜の成膜
前に形成される下部電極を、Ｔｉ　　（チタン）含有Ａ
Ωて形成したことを特徴とするものである。

このＴｆ含有ＡｌのＴｉ含有量は、プラズマＣＶＤ装置
により成膜されるゲート絶縁膜の成膜温度に応じて選べ
ばよく、例えばゲート絶縁膜が２５０〜２７０℃の成膜
温度で成膜されたＳｉＮ膜でありる場合は、下部電極を
Ｔｉ含有量が２．２ｗｔ％以上のＴｉ含有ＡΩで形成し
、ゲート絶縁膜か３５０〜３７０℃の成膜温度で成膜さ
れたＳｉＮ膜である場合は、下部電極をＴ１含有瓜か４
．２ｗｔ％以上のＴｉ含有ＩＣＩで形成すればよい。

〔作用〕

すなわち、本発明は、ゲート電極とソース、ドレイン電
極とのうち、少なくともゲート絶縁膜の成膜前に形成す
る下部電極を、純ＡΩではなく、ＡＭにＴｉを含有させ
た金属（Ｔｉ含有ＡΩ）で形成したものであり、このＴ
ｉ含をＡｌの膜は、純Ａｌよりは僅かながら価格および
抵抗値が高いか、従来使用されているＣｒ、Ｔ、Ｍｏ等
の６［金属に比べれば、はるかに安価でかつ抵抗値も低
いため、このＴ１含有ＡＪで上記電極を形成すれば、薄
膜トランジスタの製造コストを低減するとともにその動
作特性を良くすることかできる。そして、本発明では、
上記下部電極をＴｉ含有Ａｇで形成しており、このＴｉ
含有Ａ［の膜は、Ｔｔを含んでいるため、熱処理時の膜
表面の荒れか小さいから、このＴ１含有ＡΩのＴｉ含有
量を、下部電極の形成後に成膜されるゲート絶縁膜の成
膜温度に応じて選んでおけば、ゲート絶縁膜の成膜時に
、上記下部電極（Ｔｊ含有ＡＲ膜）の表面にヒロックが
発生することはなく、したかって、上記ヒロックによる
ゲート絶縁膜の欠陥発生をなくすことかできる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

（第１の実施例）第１図〜第５図は本発明の第１の実施例を示しており、
第１図は薄膜トランジスタの断面図である。なお、この
薄膜トランジスタは、ＴＰＴアクティブマトリックス型
液晶表示素子の画素電極選択用薄膜トランジスタてあり
、その構造は逆スタガー型である。

この薄膜トランジスタの構造を説明すると、第１図にお
いて、１はガラスからなる透明基板であり、画素電極２
および薄膜トランジスタ３はこの基板１上に形成されて
いる。上記薄膜トランジスタ３は、基板１上に形成され
たゲート電極４およびゲート配線（図示せず）と、この
ゲート電極４およびゲート配線を覆って基板１上に形成
されたＳｉＮからなる透明なゲート絶縁膜５と、このゲ
ート絶縁膜５の上に前記ゲート電極４と対向させて形成
されたａ−８１からなる半導体層６と、この半導体層６
の両側部の上に、ｎ′″−ａ−３ｉ（ｎ型不純物をドー
プしたアモルファスシリコン）からなるオーミックコン
タクト層（以下コンタクト層という）７を介して形成さ
れたソース電極８およびドレイン電極９とからなってお
り、上記ソース電極８にはＩＴＯ等の透明導電膜からな
る画素電極２が接続されている。この画素電極２は、ゲ
ート絶縁膜５の上に形成されており、その−側縁部を前
記ソース電極８の上に重ねて形成することによってソー
ス電極８に接続されている。また、上記半導体層６およ
びソース、ドレイン電極８゜９は、ドレイン配線１１の
形成領域全体にわたって形成したＳｊＮからなる層間絶
縁膜１ｏて覆われており、トレイン配線１１は上記層間
絶縁膜１０の上に形成され、この層間絶縁膜１ｏに設け
たコンタクト孔１０ａにおいて前記ドレイン電極に接続
されている。なお、１２は上記ドレイン配線１１を覆う
保護絶縁膜であり、この保護絶縁膜１２もＳｉＮて形成
されている。

そして、前記ゲート電極４およびゲート配線は、Ａｇに
Ｔｉを含有させたＴｊ含有Ａｇで形成されている。この
Ｔｉ含有ＡｌＩのＴｉ含有量は、２．２　Ｗ　ｔ％以上
とされている。また、この実施例では、ドレイン配線１
１も、Ｔ１含有量が２．２ｗｔ％以上のＴｉ含有Ａｌ！
で形成している。

なお、ソース、ドレイン電極８，９は、ｎ”　−ａＳｉ
からなるコンタクト層７とのオーミックコンタクト性の
よい、Ｃｒ等の金属で形成されている。

次に、上記薄膜トランジスタの製造方法を第２図を参照
して説明する。

［工程１］まず、ガラス基板１上に、Ｔｉ含有量が２．２ｗｔ％以
上のＴｊ含有Ａρからなるゲート金属膜を蒸着装置また
はスパッタ装置により成膜する。

このゲート金属膜の成膜温度は１００〜２００℃である
。この後、このゲート金属膜をバターニングしてゲート
電極４およびゲート配線を形成する。

［工程２コ次に、上記基板１上に、ＳｉＮ膜をプラズマＣＶＤ装置
により成膜し、ゲート絶縁膜５を形成する。このＳｉＮ
膜は、成膜温度を２５０〜２７０℃、ＲＦ放電のパワー
密度を６０〜１ｏ。

ｍ　Ｗ　／　ｃ　ｍ　２に制御して成膜する。

［工程３］次に、上記ゲート絶縁膜（Ｓｉ　Ｎ膜）５の上に、半導
体層６として、ａ−３ｉ（アモルファスシリコン）層を
プラズマＣＶＤ装置により成膜する。

このａ−Ｓｉとしては水素化ａ−５ｉ（ａ−５ｊＨ）を
用い、約２５０℃の成膜温度で、ＲＦ放電のパワー密度
を４０〜５０　ｍ　Ｗ　、／　ｃ　ｍ　２に制御して成
膜する。このように約２５０℃の成膜温度てａ−５ｉ層
を成膜しているのは、その成膜温度を高くすると、ａ−
５ｔ中の水素量か少なくなって半導体特性か悪くなるか
らである。

［工程４］次に、上記ａ−５ｉ層の上に、コンタクト層７として、
ｎ’−ａ−５ｉ層をプラズマＣＶＤ装置により成膜する
。このｎ”−ａ−５ｉ層も、ａ−８１＠と同じ成膜条件
（成膜温度；約２５０℃、ＲＦ放電パワー密度；４０〜
５０ｍＷ／ａｍ２）で成膜する。

［工程５］次に、上記ｎ”−ａ−８ｉ層の上に、Ｃｒ等からなるソ
ース２　ドレイン金属膜を蒸着装置またはスパッタ装置
により成膜する。この金属膜の成膜温度は１００〜２０
０℃である。この後、二のシース　ドレイン金属膜とそ
の下のｎ”　−ａ−８ｉ層およびａ−Ｓｉ層を半導体層
６の形状にパタニングし、さらに上記ソース、トレイン
金属膜とｎ”−ａ−５ｉ層とを、ソース電極８とトレイ
−電極９とに分離する。

［工程６］次に、画素電極２となる透明導電膜、例えばＩＴＯ膜を
、蒸着装置またはスパッタ装置により成膜する。このＩ
ＴＯ膜の成膜温度は〕００〜２００℃である。この後、
このＩＴＯ膜をバターニングして、−側縁部が前記ソー
ス電極８の上に重なった画素電極２を形成する。

［工程７］次に、ゲート配線とドレイン配線１１との間を絶縁する
層間絶縁膜１０として、ＳｉＮ膜をプラズマＣＶＤ装置
により成膜する。この層間絶縁膜も、ゲート絶縁膜５と
同じ成膜条件（成膜温度２５０〜２７０℃、ＲＦ放電パ
ワー密度：６０〜１００ｍＷ／Ｃｍ２）で成膜する。こ
の後、この層間絶縁膜〕Ｏに、前記トレイン電極９に達
するコンタクト孔１０ａを穿設する。

［工程８コ次に、上記層間絶縁膜１０の上に、Ｔｉ含有量か２．２
ｗｔ％以上のＴｉ含有八へからなるドレイン配線金属膜
を蒸着装置またはスパッタ装置により成膜する。このド
レイン配線金属膜の成膜温度は１００〜２００℃である
。この後、前記ドレイン配線金属膜をバターニングして
、前記コンタクト孔１１ａにおいてドレイン電極９に接
続されたドレイン配線１１を形成する。

［工程９〕次に、保護絶縁膜１２としてＳｉＮ膜をプラズマＣＶＤ
装置により成膜し、薄膜トランジスタ３を完成する。な
お、この保護絶縁膜１２も、成膜温度；２５０〜２７０
℃、ＲＦ放電パワー密度；６０〜１００ｍＷ／ｃｍ２で
成膜する。

この薄膜トランジスタにおいては、ゲート絶縁膜５の成
膜前に形成されるゲート電極４およびゲート配線を、純
Ａｌｌではなく、Ａ、Ｑｌ：Ｔｌを含有させた金属（Ｔ
＋含有Ａｌ）で形成しており、このＴｉ含有八へは、純
Ａ、Ｑよりは僅かながら価格および抵抗値か高いか、従
来使用されているＣｒＴ、Ｍｏ等の硬質金属に比べれば
、はるかに安画でかつ抵抗値も低いため、このＴｉ含有
ＡΩて上記電極を形成すれば、薄膜トランジスタの製造
コストを低減するとともにその動作特性を良くすること
ができる。

そして、この薄膜トランジスタでは、上記ゲート電極４
およびゲート配線をＴ１含有ＡＤで形成しており、この
Ｔｊ含有Ａ、１７の膜は、Ｔ１を含んでいるため、熱処
理時の膜表面の荒れが小さいから、このＴｊ含有Ａｌの
Ｔｉ含有量を、ゲート電極４およびゲート配線の形成後
に成膜されるゲート絶縁膜５の成膜温度に応じて選んで
おけば、ゲート絶縁膜５の成膜時に、上記ゲート電極４
およびゲート配線（Ｔｉ含有ＡΩ膜）の表面にヒロック
か発生することはない。

すなわち、第３図は、Ｔ１含有ＡΩ膜のＴｉ含有量と、
このＴｉ含有ＡΩ膜にヒロックが発生する熱処理温度と
の関係を示しており、例えばＴｉ含有量か２　、　２　
Ｗｉ　９ｏのＴｉ含有１）膜は、２７０℃以下の熱処理
ではヒロックは発生せず、この温度を越える温度て熱処
理したときにヒロ・ツクか発生する。また、Ｔ１含有量
か３．Ｑｗｔ％のＴｉ含有Ａ、Ｑ膜は、３２０℃以下の
熱処理ではヒロックは発生せず、この温度を越える温度
で熱処理したときにヒロックか発生する。さらに、Ｔ１
含有量か４．２ｗｔ９６のＴｉ含有Ａｌ膜は、３７０℃
以下の熱処理ではヒロックは発生せず、この温度を越え
る温度で熱処理したときにヒロックか発生する。なお、
第３図において、斜線を施した範囲は、ヒロック有りと
もヒロック無しとも確定し難い不確定範囲を示している
。

このように、Ｔｉ含有Ａｌ膜の熱処理後のヒロックの有
無は、Ｔｉ含有Ａ、Ｑ膜のＴｉ含有量と、その熱処理温
度（ゲート絶縁膜５の成膜温度）とによって決まる。

このＴｉ含有ＡＪＩ＋膜の熱処理後のヒロック発生状況
を、上記実施例のようにゲート絶縁膜５を２５０〜２７
０℃の成膜温度で成膜した場合についてみると、第４図
は、純Ａｇ膜と、Ｔ１含有量か異なる各種Ｔ１含有八Ω
膜について、これらを２５０〜２７０℃て熱処理し、そ
の後の膜表面の状態を測定した結果を示している。なお
、上記熱処理は、純Ａｇ膜またはＴ１含有ＡΩ膜を形成
した基板を、プラズマＣＶＤ装置により、ゲート絶縁膜
５の成膜時と同様に加熱して行なった。

二の第４図に示すように、Ｔ１含有量か０９６の純Ａｇ
膜は、２５０〜２７０℃の熱処理でも膜表面かかなり荒
れ、高い比率でヒロ・ツクａか発生した。また、Ｔｉ含
有量か１，３ｗｔ％のＴ１含有ＡΩ膜は、膜表面の荒れ
は純Ａｇ膜に比べてかなり少なくなったか、それても、
僅かなからヒロ・ツクａの発生か認められた。これに対
し、Ｔｉ含有量が２．　２ｗｔ％のＴｉ含有Ａｌ膜は、
膜表面の荒れはほとんとな（、ヒロックの発生は全く認
めらなかった。これはＴｉ含有量が２．７ｗｔ％、５．
６ｗｔ％のＴｊ含有Ａ、Ｑ膜においても同様であり、ま
たＴ１含有量が多いＴｉ含有Ａｌ膜はど、膜表面は平滑
であった。

そして、上記実施例では、ゲート絶縁膜５を２５０〜２
７０℃の成膜温度で成膜し、ゲート電極４およびゲート
配線をＴｉ含有量が２．２ｗｔ％以上のＴｉ含有Ａｊ７
で形成しているため、ゲート絶縁膜５の成膜時に、ゲー
ト電極４およびゲート配線の表面にヒロックが発生する
ことはなく、したかって、上記ヒロックによるゲート絶
縁膜５の欠陥発生をなくすことかできる。なお、上記実
施例では、ゲート絶縁膜５の成膜後に、半導体層（ａ−
８Ｉ層）６とコンタクト層（ｎ”　−ａＳｉ層）７を成
膜し、さらに、層間絶縁膜１０と保護絶縁膜１２（いず
れもＳｉＮ膜）を成膜しているか、上記半導体層６とコ
ンタクト層７の成膜温度は約２５０℃であり、また、層
間絶縁膜１０および保護絶縁膜１２の成膜温度はいずれ
もゲート絶縁膜５の成膜温度と同じ２５０〜２７０℃で
あるから、これらの成膜時に、ゲート電極４およびゲー
ト配線の表面にヒロックか発生することはない。

なお、第４図には示していないが、Ｔｉ含有量か２．Ｑ
ｗｔ％のＴｉ含有Ａｌ膜も、膜表面の荒れはほとんどな
く、ヒロックの発生も認めらなかった。したかって、Ｔ
ｉ含有Ａ１１膜のＴｉ含有量は２．Ｑｗｔ％以、Ｌであ
れば、２５０〜２７０℃の熱処理に十分耐えられるが、
上記実施例では、安全性を見込んで、Ｔｉ含有Ａｊｌｌ
膜のＴｉ含有量を２．２ｗｔ％以上とした。また、上記
Ｔｉ含有Ａｌ膜は、そのＴｉ含有量が多いほど熱処理後
の表面状態がよいが、Ｔ１含有量を多くすることは、Ｔ
ｉ含有Ａｌ膜の価格および抵抗値の増大につなかるから
、Ｔｊ含有Ａ、Ｑ膜のＴｉ含有量は、できるたけ少なく
するのが望ましい。また、ゲート絶縁膜５と層間絶縁膜
１０および保護絶縁膜１２の成膜温度は、２５０℃より
低くすることも可能であるか、半導体層６は、良好な半
導体特性および膜質を得るために約２５０℃の成膜温度
で成膜されるため、上記各絶縁膜５．１０．１２の成膜
温度を２５０℃より低くしても、ゲート電極４およびゲ
ート配線は、半導体層６の成膜時に約２５０℃に加熱さ
れる。したがって、ゲート電極４およびゲート配線とな
るＴ１含有Ａ、Ｑ膜のＴｉ含有量は、約２５０℃に加熱
してもヒロックを発生しない量（２，２ｗｔ％以上）と
する必要かある。このため、上記実施例では、上記Ｔｉ
含有Ａβ膜のＴｉ含有量を２．２ｗｔ％以上とし、また
ゲート絶縁膜５と層間絶縁膜１０および保護絶縁膜１２
を、半導体層６の成膜温度と同じかそれより僅かに高い
２５０〜２７０℃の成膜温度で成膜している。

しかも、上記実施例では、ゲート絶縁膜５となるＳｉＮ
膜をプラズマＣＶＤ装置により成膜する際に、ＲＦ放電
のパワー密度を６０〜１００ｍＷ／　ｃ　ｍ　２に制御
しているため、成膜温度が約２５０℃〜２７０℃と低く
ても、ゲート絶縁膜５に十分な絶縁破壊耐圧をもたせる
ことができる。

すなわち、第５図は、成　　膜　　温　　度；　　２５０〜２７０℃プロセス
ガス；　　Ｓ　ｉ　Ｈ４３０ＳＣＣＭＮ　Ｈ３６０ＳＣ
ＣＭＮ　２　　　　３　９　０９ＣＣＭ圧　　　　　　　　力　；　　　０．　５ＴｏｒｒＲＦ
放電周波数；　　１３．５６Ｍ）１２放電パワ一密度；
　　８４　ｍ　Ｗ　／　ｃ　ｍ　’の成膜条件で成膜し
たＳｉＮ膜の絶縁破壊耐圧ヒストグラムを示し、第６図
は上記成膜条件のうち、放電パワー密度だけを１２７ｍ
Ｗ／ｃｍ２に変えて成膜したＳｉＮ膜の絶縁破壊耐圧ヒ
ストグラムを示している。

第６図の絶縁破壊耐圧ヒストグラムのように、成膜温度
を２５０〜２７０℃とした場合、放電パワー密度を１．
２７　ｍ　Ｗ　／　ｃ　ｍ　２に制御して成膜されたＳ
ＩＮＭは、３　Ｍ　Ｖ　／　ｃ　ｍ　２以下の弱い印加
電界強度で発生するＡモード不良（ピンホールによる初
期不良）か、Ｉ　Ｍ　Ｖ　／　ｃ　ｍ　２で約５％、２
Ｍ　Ｖ　／　ｃ　ｍ　２て約２．５％と大きな比率で発
生し、また３　Ｍ　Ｖ　／　ｃ　ｍ　２より大きな印加
電界強度で発生するＢモード不良（ウィークスポットに
よる不良）が、５ＭＶ／ｃｍ２で約５．２％、６ＭＶ／
Ｃｍ２で約１４，３％とかなり大きな比率で発生した。

なお、第６図には放電パワー密度を１２７ｍ　Ｗ　／　
ｃ　ｍ　２に制御して成膜したＳ＋ＮＩ］Ｉの絶縁破壊
耐圧ヒストグラムを示したが、成膜温度を２５０〜２７
０℃とした場合は、放電パワー密度を１２０−１３０ｍ
Ｗ／ｃｍ２の範囲で変えても、成膜されたＳｉＮ膜は、
第６図とほぼ同様な絶縁破壊耐圧を示した。

このように成膜されたＳｉＮ膜の絶縁破壊耐圧が悪くな
るのは、１２０〜１３０ｍＷ／ｃｍ２の高い放電パワー
密度でＳｉＮ膜を成膜すると、特に成膜初期に、ＳｉＮ
が散在状！！（板面にスプレィで水を吹き付けたときの
水滴の付着状態に似た状態）で不均一に堆積し、そのた
めにＳｉＮ膜の成長の度合が不均一になって、ピンホー
ルやウィークスポット等の欠陥が多くなるからではない
がと考えられる。そして、従来の薄膜トランジスタの製
造方法のようにＳｉＮｇを約３５０”Ｃの高温で成膜す
れば、成膜されるＳｉＮ膜は、ピンホールやウィークス
ポット等の欠陥のない緻密な膜となるため、その絶縁破
壊耐圧は十分であるが、成膜温度か２５０〜２７０℃程
度では、ＳｉＮ膜の膜質を緻密にすることはできないた
め、上記欠陥か発生して絶縁破壊耐圧が低下してしまう
。

一方、２５０〜２７０℃の成膜温度で、放電パワー密度
を８４　ｍ　Ｗ　／　ｃ　ｍ　２に制御してＳｉＮ膜に
ついて、その絶縁破壊耐圧を測定したところ、このＳｉ
Ｎ膜の絶縁破壊発生率は第５図の通りであった。

この第５図の絶縁破壊耐圧ヒストグラムのように、成膜
温度を２５０〜２７０℃とした場合でも、放電パワー密
度を８４　ｍ　Ｗ　／　ｃ　ｍ　２に制御して成膜され
た５ＩＮＨは、３　Ｍ　Ｖ　／　ｃ　ｍ２以下の弱い印
加電界強度で発生するＡモード不良はほぼ完全に無くな
っており、また３　Ｍ　Ｖ　／　ｃ　ｍ　２より大きな
印加電界強度で発生するＢモード不良も、５Ｍ■／ｃｍ
２で約０．４％、６　Ｍ　Ｖ　／　ｃ　ｍ　２て約０．
６％と極めて小さい比率てしが発生しなかった。

これは、ＲＦ放電のパワー密度が８４ｍ　Ｗ　／　ｃ＋
ａ２程度に低くすると、成膜初期におけるＳｊＮの堆積
状態か平均化されるとともに、ＳｉＮ膜かゆっくりと成
長して、その成長の度合か均一になるからではないかと
考えられる。そして、このようにＳｉＮ膜か均一に成長
すれば、ピンホールやウィークスポット等の欠陥はほと
んど発生しなくなるから、その成膜温度か２５０℃と低
く、したがってＳｉＮ膜の膜質を緻密にすることができ
なくても、このＳｉＮ膜の絶縁破壊耐圧を十分高くする
ことかできる。なお、ここでは、ＲＦ放電のパワー密度
を８４　ｍ　Ｗ　／　ｃ　ｍ　２としたか、この放電パ
ワー密度は、６０−１００　ｍ　Ｗ　／　ｃ　ｍ　２の
範囲であればよく、この範囲の放電パワー密度で成膜さ
れたＳｉＮ膜は、その成膜温度を２５０〜２７０℃と低
くしても、第５図の絶縁破壊耐圧ヒストグラムとほぼ同
様な絶縁破壊耐圧を示す。

このように、上記成膜条件で成膜されたゲート絶縁膜（
Ｓｉ　Ｎ膜）は、十分な絶縁破壊耐圧をもっている。

これは、層間絶縁膜１０および保護絶縁膜１２において
も同様であり、上記実施例では、層間絶縁膜］０および
保護絶縁膜１２となるＳｉＮ膜も、上記ゲート絶縁膜５
となるＳｉＮ膜と同じ成膜条件で成膜しているため、層
間絶縁膜１０および保護絶縁膜１２にも、ゲート絶縁膜
５と同等の電極４と絶縁破壊耐圧をもたせることができ
る。

したがって、上記実施例の薄膜トランジスタは、半導体
層６およびソース、ドレイン電極８，９との間の絶縁性
、およびゲート配線とドレイン配線１１との交差部にお
ける絶縁性が良好で、かつ保護絶縁膜１２の絶縁性も良
く、信頼性に優れている。

なお、上記実施例では、２５０〜２７０℃の低い成膜温
度でゲート絶縁膜５を成膜しても、このゲート絶縁膜５
に十分な絶縁破壊耐圧をもたせられるようにするため、
ゲート絶縁膜５を、ＲＦ放電のパワー密度を６０〜１０
０　ｍ　Ｗ　／　ｃ　ｍ　２に制御して成膜しているか
、上記ゲート絶縁膜を、異なる物質からなる複数の絶縁
膜の積層膜、例えばＳｉＮ膜とＴａｇｘ　（酸化タンタ
ル）膜との積層膜とすれば、ゲート絶縁膜を２５０〜２
７０℃の低い成膜温度で、かつＲＦ放電のパワー密度を
高くして成膜しても、このゲート絶縁膜に十分な絶縁破
壊耐圧をもたせることかできる。

（第２の実施例）第７図および第８図は本発明の第２の実施例を示してい
る。

この実施例は、第７図に示すように、そのゲート絶縁膜
を、ＳｊＮからなる下層ゲート絶縁膜５ａと、Ｔａ０Ｘ
からなる中間ゲート絶縁膜５ｂと、ＳｉＮからなる上層
ゲート絶縁膜５ｃとの三層膜とし、かつこの各層のゲー
ト絶縁膜５ｇ。

５ｂ、５ｃを、それぞれプラズマＣＶＤ装置により、成
膜温度を２５０〜２７０℃、ＲＦ放電のパワー密度を１
２０〜１３０ｍＷ／ｃｍ２に制御して成膜したものであ
る。なお、この実施例の薄膜トランジスタは、ゲート絶
縁膜を三層膜とした以外は、前述した第１の実施例と同
じ構成となっているから、その説明は図に同符号を付し
て省略する。たたし、この実施例では、層間絶縁膜１０
および保護絶縁膜１２を、上記ゲート絶縁膜５ａ。

５ｂ、５ｃと同じ成膜条件（成膜温度、２５０〜２７０
℃、ＲＦ放電のパワー密度；１２０〜１３０ｍＷ／ｃｍ
２）で成膜したものとしている。

第８図は、この実施例の薄膜トランジスタの製造方法を
示しており、この薄膜トランジスタは、次のような工程
で製造される。

［工程１］まず、ガラス基板１上に、Ｔｊ含有量が２．２ｗｔ％以
上のＴｉ含有Ａｊ７からなるゲート金属膜を蒸着装置ま
たはスパッタ装置により成膜する。

［工程２］次に、上記基板１上に、ＳｉＮ膜をプラズマＣＶＤ装置
により成膜し、下層ゲート絶縁膜５ａを形成する。この
ＳｉＮ膜は、成膜温度を２５０〜２７０℃、ＲＦ放電の
パワー密度を１２０〜１３０　ｍＷ／　ｃ　〜２に制御
して成膜する。

［工程３］次に、上記下層ゲート絶縁膜５ａの上に、ＴａＯｘ膜を
プラズマＣＶＤ装置により成膜し、中間ゲート絶縁膜５
ｂを形成する。二のＴａＯｘ膜も、成膜温度を２５０〜
２７０℃、ＲＦ放電のパワ密度を１２０〜１．３０　ｍ
　Ｗ　／　ｃ　ｍ　２に制御して成膜する。

［工程４］次に、上記中間ゲート絶縁膜５ｂの上に、ＳｉＮ膜をプ
ラズマＣＶＤ装置により成膜し、上層ゲート絶縁膜５Ｃ
を形成する。このＳｉＮ膜も、成膜温度を２５０〜２７
０℃、ＲＦ放電のパワー密度を１２０−１３０ｍＷ／ｃ
ｍ２に制御して成膜する。

［工程５］次に、上記ゲート絶縁膜（Ｓｉ　Ｎ膜）５の上に、半導
体層６として、ａ−５ｊ（アモルファスシリコン）層を
プラズマＣＶＤ装置により成膜する。

このａ−３ｉとしては水素化ａ−８ｉ（ａ−３ｔＨ）を
用い、約２５０℃の成膜温度で、ＲＦ放電のパワー密度
を４０〜５０　ｍ　Ｗ　／　ｃ　ｍ　２に制御して成膜
する。

［工程６］次に、上ｇｄ　ａ　−Ｓ　ｉ層の上に、コンタクト層７
として、ｎ”−ａ−３ｉ層をプラズマＣＶＤ装置により
成膜する。このｎ”−ａ−８ｉ層も、ａＳｉ層と同じ成
膜条件（成膜温度；約２５０℃、ＲＦ放電パワー密度；
４０〜５０ｍＷ／ｃｍ２）で成膜する。

［工程７］次に、上記ｎ”−ａ−３ｉ層の上に、Ｃｒ等からなるソ
ース、ドレイン金属膜を蒸着装置またはスパッタ装置に
より成膜する。この金属膜の成膜温度は１００〜２００
℃である。この後、このソース　ドレイン金属膜とその
下のｎ“−ａ−５ｉ層およびａ−３ｉ層を半導体層６の
形状にパターニングし、さらに上記ソース、ドレイン金
属膜とｎ”−ａ−８ｉ層とを、ソース電極８とドレイン
電極９とに分離する。

［工程８］次に、画素電極２となる透明導電膜、例えばＩＴＯ膜を
、蒸着装置またはスパッタ装置により成膜する。このＩ
ＴＯ膜の成膜温度は１００〜２００℃である。この後、
このＩＴＯＩＩＩをパターニングして、−側縁部が前記
ソース電極８の上に重なった画素電極２を形成する。

［工程９］次に、ゲート配線とドレイン配線１１との間を絶縁する
層間絶縁膜１０として、ＳｉＮ膜をプラズマＣＶＤ装置
により成膜する。この層間絶縁膜も、上記ゲート絶縁膜
５ａ、５ｂ、５ｃと同じ成膜束＃（成膜温度；２５０〜
２７０℃、ＲＦ放電パワー密度；　１２０〜１３０ｍＷ
／ａｍ２）で成膜する。この後、この層間絶縁膜１０に
、前記ドレイン電極９に達するコンタクト孔１０ａを穿
設する。

［工程１０］次に、上記層間絶縁膜１０の上に、Ｔｉ含有量が２．２
ｗｔ％以上のＴｉ含有Ａｌからなるドレイン配線金属膜
を蒸着装置またはスパッタ装置により成膜する。このド
レイン配線金属膜の成膜温度は１００〜２００℃である
。この後、前記ドレイン配線金属膜をパターニングして
、前記コンタクト孔１１ａにおいてトレイン電極９に接
続されたドレイン配線１１を形成する。

［工程１１］次に、保護絶縁膜１２としてＳｉＮ膜をプラズマＣＶＤ
装置により成膜し、薄膜トランジスタ３を完成する。な
お、この保護絶縁膜１２も、成膜温度；２５０〜２７０
℃、ＲＦ放電パワー密度１２０〜１３０　ｍＷ／　ｃ　
ｍ２で成膜する。

この実施例においても、ゲート絶縁膜５ａ５ｂ、５ｃと
、層間絶縁膜１０および保護絶縁膜１２を２５０〜２７
０℃の成膜温度で成膜しているから、ゲート電極４およ
びゲート配線は、Ｔｉ含有量が２．２ｗｔ％以上のＴｉ
含有ＡΩで形成すればよい。また、この実施例では、ゲ
ート絶縁膜を、ＳｉＮからなる下層ゲート絶縁膜５ａと
、ＴａＯｘからなる中間ゲート絶縁膜５ｂと、ＳｉＮか
らなる上層ゲート絶縁膜５Ｃとの三層膜としているため
、この各層のゲート絶縁膜５ａ。

５ｂ、５ｃかそれぞれ、成膜温度を２５０〜２７０℃、
ＲＦ放電のパワー密度を１２０〜１３０　ｍ　Ｗ　／　
ｃ　ｍ　２に制御して成膜された絶縁破壊耐圧の低いも
のであっても、これらゲート絶縁膜５ａ、５ｂ、５ｃを
積層した二層膜全体で絶縁破壊耐圧は十分である。さら
に、層間絶縁膜１０は、２５０〜２７０℃の成膜温度で
、ＲＦ放電パワー密度を１２０−１３０　ｍ　Ｗ　／　
ｃ　ｍ　２に制御して成膜されたものであるため、この
層間絶縁膜１０の絶縁破壊耐圧は十分でないが、ゲー（
・配線とトレイン配線１１との間は、層間絶縁膜１０た
けてなく、三層膜とすることによって十分な絶縁破壊耐
圧をもたせたゲート絶縁膜５ａ、５ｂ。

５Ｃによっても絶縁されるから、ゲート配線とトレイン
配線］１とがその交差部において短絡することはない。

また、上記第１および第２の実施例では、ケト絶縁膜５
または５ａ、５ｂ、５ｃと、層間絶縁膜１０および保護
絶縁膜１２を２５０〜２７０℃の成膜温度で成膜してい
るか、これら各絶縁膜は、３５０〜３７０℃の高温で成
膜してもよい。

（第３の実施例）第９図および第１０図は、本発明の第３の実施例を示し
ており、この実施例は、ゲート絶縁膜を、３５０〜３７
０℃の成膜温度で成膜したものである。なお、この実施
例の薄膜トランジスタの構造は、第１図に示した第１の
実施例と同じであるから、その構造の説明は省略する。

また、この実施例のように、ゲート絶縁膜を３５０〜３
７０℃の高温で成膜する場合は、ゲート電極およびゲ・
−ト配線を、Ｔｉ含有量か４．２ｗｔ％以上の１゛１含
有Ａｆｉで形成すればよい（第３図参照）。

第９図はこの実施例の薄膜トランジスタの製造方法を示
しており、この薄膜トランジスタは次のような工程で製
造される。なお、ここでは、成膜する各膜に、第１図と
同じ符号を付して説明する。

［工程１コまず、ガラス基板１上に、Ｔｉ含有量が４．２ｗ（％以
上のＴｉ含有八へからなるゲート金属膜を蒸着装置また
はスパッタ装置により成膜する。

［工程２］次に、上記基板１上に、ＳｉＮ膜をプラズマＣＶＤ装置
により成膜し、ゲート絶縁膜５を形成する。このＳｉＮ
膜は、成膜温度を３５０〜３７０℃、ＲＦ放電のパワー
密度を１２０〜１３０　ｍ　Ｗ　／　ｃ　ｍ　２に制御
して成膜する。このケト絶縁膜５は、３５０〜３７０℃
の高温で成膜したものであるため、その膜質は緻密であ
り、また絶縁破壊耐圧も十分である。

［工程３］次に、上記ゲート絶縁膜（Ｓｔ　Ｎ膜）５の上に、半導
体層６として、ａ−５ｔ（アモルファスシリコン）層を
プラズマＣＶＤ装置により成膜する。

このａ−Ｓｉとしては水素化ａ−３ｉ　　（ａ−３ｊ　
　：Ｈ）を用い、約２５０℃の成膜温度で、ＲＦ放電の
パワー密度を４０〜５０ｍＷ／ｃｍ２に制御して成膜す
る。

［工程４］次に、上記ａ−５ｔ層の上に、コンタクト層７として、
ｎ′″−ａ−８コ層をプラズマＣＶＤ装置により成膜す
る。このｎ”−ａ−８ｉ層も、ａ−５ｊ層と同じ成膜条
件（成膜温度；約２５０℃、ＲＦ放電パワー密度；　４
０〜５０ｍＷ／ｃｍ’　）で成膜する。

［工程５］次に、上記ｎ”−ａ−８ｊ層の上に、Ｃ「等からなるソ
ース、ドレイン金属膜を蒸着装置またはスパッタ装置に
より成膜する。この金属膜の成膜温度は１００〜２００
℃である。この後、このソース、ドレイン金属膜とその
下のｎ”−ａ−５ｊ層およびａ−８Ｉ層を半導体層６の
形状にバターニングし、さらに上記ソース、ドレイン金
属膜とｎ”−ａ−５ｊ層とを、ソース電極８とドレイン
電極９とに分離する。

［工程６コ次に、画素電極２となる透明導電膜、例えばＩＴＯ膜を
、蒸着装置またはスパッタ装置により成膜する。このＩ
ＴＯ膜の成膜温度は１００〜２００℃である。この後、
このＩＴＯ膜をパタニングして、−側縁部か前記ソース
電極８の上に重なった画素電極２を形成する。

［工程７コ次に、ゲート配線とドレイン電極１１との間を絶縁する
層間絶縁膜］０として、ＳｉＮ膜をプラズマＣＶＤ装置
により成膜する。この層間絶縁膜１０も、ゲート絶縁膜
５と同し成膜条件（成膜温度；３５０〜３７０℃、ＲＦ
放電パワー密度；１２０〜１３０ｍＷ／ｃｍ２）で成膜
する。この後、この層間絶縁膜１０に、前記ドレイン電
極９に達するコンタクト孔１０ａを穿設する。

［工程８］次に、上記層間絶縁膜１０の上に、Ｔｉ含有量が４．２
ｗｔ％以上のＴ１含有Ａｆからなるドレイン配線金属膜
を蒸着装置またはスパッタ装置番こより成膜する。この
ドレイン配線金属膜の成膜温度は１００〜２００℃であ
る。この後、前記ドレイン配線金属膜をバターニングし
て、前記コンタクト孔１０ａにおいてトレイン電極９に
接続されたドレイン配線１］を形成する。

［工程９］次に、保護絶縁膜１２としてＳｉＮ膜をプラズマＣＶＤ
装置により成膜し、薄膜トランジスタ３を完成する。な
お、この保護絶縁膜１２も、成膜温度；３５０〜３７０
℃、ＲＦ放電パワー密度１２０〜１３０　ｍ　Ｗ　／　
ｃ　ｍ　２て成膜する。

二の実施例においても、ゲート絶縁膜５の成膜前に形成
されるゲート電極４およびゲート配線を、純ＡΩてはな
く、ＡΩにＴｉを含有させた金属（Ｔｉ　含有量ρ）で
形成しているため、薄膜トランジスタの製造コストを低
減するとともにその動作特性を良くすることができる。

また、この実施例では、上記ゲート電極４およびゲート
配線を、Ｔ１含有量が４．　２ｗｔ％以上のＴｉ含有Ａ
ｌで形成しているため、ゲート絶縁膜５の成膜時に、上
記ゲート電極４およびゲート配線（Ｔｉ含有Ａｇ膜）の
表面にヒロックが発生することはない。

第１０図は、純へΩ膜と、Ｔｉ含有量か異なる各種Ｔｉ
含有Ａｇ膜について、これらを３５０〜３７０℃で熱処
理し、その後の膜表面の状態をＭｊ定−した結果を示し
ている。なお、上記熱処理は、純Ａｌ膜またはＴｉ含有
Ａｌ膜を形成した基板を、プラズマＣＶＤ装置により、
ゲート絶縁膜の成膜時と同様に加熱して行なった。

この第１０図に示すように、Ｔｉ含有量か０％の純Ａｌ
ｌ膜は、３５０〜３７０℃で熱処理すると、膜表面が極
端に荒れ、かなり高い比率でヒロックａが発生した。こ
れは、Ｔｉ含有量が１．３ｗｔ％のＴｉ含有Ａｇ膜でも
あまり変わらず、高い比率でヒロックａが発生した。ま
た、Ｔｉ含有量が３．７ｗｔ％のＴｉ含有Ａｇ膜は、膜
表面の荒れは純Ａｌ膜に比べてかなり少なくなったが、
それでも、僅かながらヒロックａの発生が認められた。

これに対し、Ｔｉ含有量が４．２ｗｔ％のＴ１含有Ａ、
Ｑ膜は、膜表面の荒れはほとんどなく、ヒロックの発生
は全く認めらなかった。これはＴｉ含有量が１０．０ｗ
ｔ％のＴｉ含有Ａｇ膜においても同様であり、またＴｉ
含有量が多いＴｊ含ｍＡΩ膜はと、膜表面は平滑であっ
た。

このように、上記実施例においても、ゲート絶縁膜５の
成膜時に、ゲート電極４およびゲート配線の表面にヒロ
ックか発生することはなく、したかって、上記ヒロック
によるゲート絶縁膜５の欠陥発生をなくすことかできる
。なお、この実施例でも１．ゲート絶縁膜５の成膜後に
、半導体層（ａ−８コ層）６とコンタクト層（ｎ＋−ａ
−５コ層）７を成膜し、さらに、層間絶縁膜１０と保護
絶縁膜（いずれもＳｉＮ膜）１１を成膜しているが、上
記半導体層６とコンタクト層７の成膜温度は約２５０℃
であり、また、層間絶縁膜１０および保護絶縁膜１２の
成膜温度はいずれもゲート絶縁膜５の成膜温度と同し３
５０〜３７０℃であるから、これらの成膜時に、ゲート
電極４およびゲート配線の表面にヒロックが発生するこ
とはない。

なお、第１０図には示していないが、Ｔｉ含有量か４．
０ｗｔ％のＴｉ含有Ａｇ膜も、膜表面の荒れはほとんど
なく、ヒロックの発生も認めらなかった。したかって、
Ｔｊ含有ＡＪ膜のＴｉ含有量は４　、　　ＯＷｔ　９ａ
以上であれば、３５０〜３７０℃の熱処理に十分耐えら
れるか、上記実施例では、安全性を見込んて、Ｔｉ含有
ＡΩ膜のＴｉ含有量を４．２ｗｔ％以上とした。

（他の実施例）なお、上記第１〜第３の実施例では、ドレイン配線１１
をＴｉ含有ＡΩて形成しているか、このドレイン配線１
１は、ソース、トレイン電極８９と同じＣｒ等の硬質金
属で形成してもよく、その場合は、ソース、ドレイン電
極８，９とドレイン配線１１とを、ゲート電極５および
ゲート配線と同様に、同じ金属膜をバターニングして形
成してもよい（この場合は層間絶縁膜１０は不要である
）。また、前記ソース、トレイン電極８，９は、ゲート
絶縁膜５等の成膜温度に応じてＴｉ含有量を設定したＴ
ｉ含含有Ω膜で形成してもよい。たたし、この場合は、
ソース、ドレイン電極８．９を、コンタクト層（ｎ”　
−ａ−８ｉ層）７との界面に、上記コンタクト層７との
オーミックコンタクト性のよいＣｒ等の金属薄膜を形成
した二層膜とするのか望ましい。なお、このＣｒ等の金
属薄膜は、極く薄い膜でよいから、ソース、トレイン電
極８．９を、Ｔｉ含有ＡΩ膜とＣ「等の金属薄膜との二
層膜としても、その価格および抵抗値の増加は極めて僅
かである。

さらに、上記実施例の薄膜トランジスタは、逆スタガー
型のものであるか、本発明は、逆コプラナー型、スタガ
ー型、コプラナー型の薄膜トランジスタにも適用できる
もので、その場合は、ケト電極とソース、ドレイン電極
とのうち、少なくともゲート絶縁膜の成膜前に形成する
下部電極（逆コプラナー型ではゲート電極、スタガー型
およびコプラナー型ではソース、ドレイン電極）を、Ｔ
ｉ含有１１で形成すればよい。

〔発明の効果〕

本発明によれば、ゲート電極とソース、ドレイン電極と
のうち少なくともゲート絶縁膜の成膜前に形成する下部
電極を、安価でかつ抵抗値も低い金属で形成して、薄膜
トランジスタの製造コストを低減するとともにその動作
特性を良くし、しかもこの下部電極の形成後に成膜され
るゲート絶縁膜の成膜時に上記下部電極の表面にヒロッ
クを発生させないようにして、このヒロックによるゲー
ト絶縁膜の欠陥発生をなくすことができる。

【図面の簡単な説明】

第１図〜第５図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタの断面図およ
びその製造工程図、第３図はＴｉ含有ＡＪＩ＋膜のＴｉ
含有量と、このＴｊ含有Ａｆｉ膜にヒロックが発生する
熱処理温度との関係を示す図、第４図は純Ａｌ膜とＴｉ
含有量が異なる各種Ｔｊ含有Ａｇ膜についてこれらを２
５０〜２７０℃で熱処理した後の膜表面の状態を測定し
た結果を示す図、第５図は２５０〜２７０℃の成膜温度
でＲＦ放電のパワー密度を６０〜１００ｍＷ／　ｃ　ｍ
　２に制御して成膜したＳｉＮ膜の絶縁破壊耐圧ヒスト
グラムを示す図、第６図は２５０℃の成膜温度でＲＦ放
電のパワー密度を高くして成膜したＳｉＮ膜の絶縁破壊
耐圧ヒストグラムを示す図である。第７図および第８図
は本発明の第２の実施例を示す薄膜トランジスタの断面
図およびその製造工程図、第９図は本発明の第３の実施
例を示す薄膜トランジスタの製造工程図、第１０図は純
Ａｌ膜とＴｉ含を量か異なる各種Ｔ＋含有ＡΩ膜につい
てこれらを３５０〜３７０℃て熱処理した後の膜表面の
状態を測定した結果を示す・図である。１・・・基板、２・・画素電極、３・・・薄膜トランジ
スタ、４・・ゲート電極（Ｔｉ含有Ａｌ）、５・・・ケ
ト絶縁膜（Ｓｉ　Ｎ）　、５ａ・・・下層ゲート絶縁膜
（Ｓ　ｉ　Ｎ）　、５　ｂ・−・中間ゲート絶縁膜（Ｔ
ａＯｘ）、５ｃ・・・上層ゲート絶縁膜（Ｓｉ　Ｎ）　
、６・・半導体層（ａ−Ｓｊ）、７−コンタクト層（ｎ
”−ａ−８ｉ）、８・・ソース電極（Ｃｒ）、９・・・
ドレイン電極（Ｃｒ　）　、１０−・・層間絶縁膜（Ｓ
ｉ　Ｎ）、１１・・ドレイン配線（Ｔｉ　含ｍｌ）、１
２・・・保護絶縁膜（Ｓｉ　Ｎ）。出願人　　カシオ計算機株式会社第２図Ｔ１含有量（ｗｔ％）第図熱処理温度２５０〜２７０℃ 第４図印加電！Ｒ強度ｆＭＶ／ｃｍ’）第５図印加電界強要［ＭＶ／ｃｍ’）第８図第９図

Claims

【特許請求の範囲】

（１）ゲート電極と、ゲート絶縁膜と、半導体層と、ソ
ース、ドレイン電極とからなる薄膜トランジスタにおい
て、前記ゲート電極と前記ソース、ドレイン電極とのう
ち、少なくとも前記ゲート絶縁膜の成膜前に形成される
下部電極を、Ｔｉ含有Ａｌで形成したことを特徴とする
薄膜トランジスタ。
（２）ゲート絶縁膜は、プラズマＣＶＤ装置により２５
０〜２７０℃の成膜温度で成膜されたＳｉＮ膜であり、
下部電極は、Ｔｉ含有量が２．２ｗｔ％以上のＴｉ含有
Ａｌで形成されていることを特徴とする請求項１に記載
の薄膜トランジスタ。
（３）ゲート絶縁膜は、プラズマＣＶＤ装置により３５
０〜３７０℃の成膜温度で成膜されたＳｉＮ膜であり、
下部電極は、Ｔｉ含有量が４．２ｗｔ％以上のＴｉ含有
Ａｌで形成されていることを特徴とする請求項１に記載
の薄膜トランジスタ。