JPH0365655B2 - - Google Patents
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- JPH0365655B2 JPH0365655B2 JP58225547A JP22554783A JPH0365655B2 JP H0365655 B2 JPH0365655 B2 JP H0365655B2 JP 58225547 A JP58225547 A JP 58225547A JP 22554783 A JP22554783 A JP 22554783A JP H0365655 B2 JPH0365655 B2 JP H0365655B2
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Description
【発明の詳細な説明】
本発明の背景
本発明は集積回路の製作、より具体的には超大
規模集積回路（VLSI）デバイス中のシリコンへ
の低抵抗接触形成法に係る。
規模集積回路（VLSI）デバイス中のシリコンへ
の低抵抗接触形成法に係る。
金属−酸化物−半導体（MOS）VLSIデバイス
中の高導電性接触及び相互接続を実現するため
に、シリコン上のシリサイドを用いることが知ら
れている。シリサイド−アルミニウム又はシリコ
ン−アルミニウム間の相互作用を防止するため
に、シリサイド及び上のアルミニウム層間に、拡
散障壁をはさむことも知られている。そのように
した場合、多層金属部がそのような浅いデバイス
中のきわめて浅い接合に浸透したり短絡させたり
するといつた有害な効果をもたらす可能性が、最
小になる。
中の高導電性接触及び相互接続を実現するため
に、シリコン上のシリサイドを用いることが知ら
れている。シリサイド−アルミニウム又はシリコ
ン−アルミニウム間の相互作用を防止するため
に、シリサイド及び上のアルミニウム層間に、拡
散障壁をはさむことも知られている。そのように
した場合、多層金属部がそのような浅いデバイス
中のきわめて浅い接合に浸透したり短絡させたり
するといつた有害な効果をもたらす可能性が、最
小になる。
これまで、MOS VLSIデバイス中に含まれる
シリサイド及び拡散障壁層は、典型的な場合デバ
イス製作工程の別々の段階で形成されてきた。こ
の方法は比較的時間がかかり、費用もかかる。更
に、これはしばしばシリサイド及び障壁層間に質
の劣る比較的高抵抗界面を形成する。
シリサイド及び拡散障壁層は、典型的な場合デバ
イス製作工程の別々の段階で形成されてきた。こ
の方法は比較的時間がかかり、費用もかかる。更
に、これはしばしばシリサイド及び障壁層間に質
の劣る比較的高抵抗界面を形成する。
従つて、当業者はプロセスを簡単化しかつより
効果的にし、先に述べた多層金属層ができるよう
にすることに努力してきた。そのような努力は、
もし成功すればMOS VLSIデバイスの歩留りを
著しく改善し、価格を下る可能性をもつことが認
識された。
効果的にし、先に述べた多層金属層ができるよう
にすることに努力してきた。そのような努力は、
もし成功すればMOS VLSIデバイスの歩留りを
著しく改善し、価格を下る可能性をもつことが認
識された。
本発明の概要
従つて、本発明の目的は、集積回路デバイスの
改善された製作プロセスにあり、より具体的には
集積回路中のシリコンへの信頼性ある低抵抗多層
電極の作成にある。
改善された製作プロセスにあり、より具体的には
集積回路中のシリコンへの信頼性ある低抵抗多層
電極の作成にある。
その具体的な実施例は、MOS VLSIデバイス
用の多層電極金属の形成から成る。例として、シ
リコン上に形成すべき電極構造は、底部から最上
部まで、順にチタンシリサイド、チタンカーバイ
ド及びアルミニウムから成る。
用の多層電極金属の形成から成る。例として、シ
リコン上に形成すべき電極構造は、底部から最上
部まで、順にチタンシリサイド、チタンカーバイ
ド及びアルミニウムから成る。
本発明の製作工程に従うと、先に述べた多層電
極形成の最初の工程は、シリコン表面上にチタン
過剰のチタンカーバイド薄膜を堆積させることか
ら成る。堆積された薄膜は、次にアニールされ
る。アニーリング工程中、相分離が起る。堆積し
た薄膜はシリコンと相互作用し、チタンシリサイ
ド層を形成する。更に、同じ工程において、チタ
ンカーバイドの層が直接シリサイド層上に形成さ
れる。続いて、アルミニウムの層がチタンカーバ
イド上に堆積される。そのようにして、MOS
VLSIデバイス用の信頼性ある電極が、簡単化さ
れた価格上も効果的なプロセスで形成される。
極形成の最初の工程は、シリコン表面上にチタン
過剰のチタンカーバイド薄膜を堆積させることか
ら成る。堆積された薄膜は、次にアニールされ
る。アニーリング工程中、相分離が起る。堆積し
た薄膜はシリコンと相互作用し、チタンシリサイ
ド層を形成する。更に、同じ工程において、チタ
ンカーバイドの層が直接シリサイド層上に形成さ
れる。続いて、アルミニウムの層がチタンカーバ
イド上に堆積される。そのようにして、MOS
VLSIデバイス用の信頼性ある電極が、簡単化さ
れた価格上も効果的なプロセスで形成される。
他の金属部形成システムも、本発明の原理内に
入る。これらの他のシステムには、チタン過剰の
チタン窒化物薄膜の堆積、チタン過剰チタンホウ
素化物、ハフニウム過剰のハフニウムホウ素化
物、ジルコニウム過剰のジルコニウムカーバイ
ド、タンタル過剰のタンタルカーバイド、タンタ
ル過剰のタンタル窒化物、タンタル過剰のタンタ
ルホウ素化物、ニオブ過剰のニオブカーバイド、
ニオブ過剰のニオブ窒化物又はニオブ過剰ニオブ
ホウ素化物薄膜の最初の堆積が含まれる。加熱工
程中、シリコン上に堆積されたこれら薄膜のそれ
ぞれは相分離し、シリサイド及び上の拡散障壁を
形成する。
入る。これらの他のシステムには、チタン過剰の
チタン窒化物薄膜の堆積、チタン過剰チタンホウ
素化物、ハフニウム過剰のハフニウムホウ素化
物、ジルコニウム過剰のジルコニウムカーバイ
ド、タンタル過剰のタンタルカーバイド、タンタ
ル過剰のタンタル窒化物、タンタル過剰のタンタ
ルホウ素化物、ニオブ過剰のニオブカーバイド、
ニオブ過剰のニオブ窒化物又はニオブ過剰ニオブ
ホウ素化物薄膜の最初の堆積が含まれる。加熱工
程中、シリコン上に堆積されたこれら薄膜のそれ
ぞれは相分離し、シリサイド及び上の拡散障壁を
形成する。
本発明及び上で述べた点、その他の点について
は、添付図面と関連して以下で詳細に述べる説明
から完全に理解されるであろう。
は、添付図面と関連して以下で詳細に述べる説明
から完全に理解されるであろう。
実施例の説明
製作工程の中間の段階におけるMOS VLSIデ
バイスの一部が、第１図に断面で概略的に示され
ている。第１図に示された具体的な部分は、当業
者には周知の標準的なゲート−ソース−ドレイン
（GASAD）構造から成る。描かれている構造は、
その上に形成された通常の電界印加用酸化物（二
酸化シリコン）を有するシリコン基体１０から成
る。たとえば、部分１２，１４の垂直方向の厚さ
は、約4000ないし8000オングストローム（Å）で
ある。一具体例において、部分１２，１４の相対
する壁間の横方向の距離Ｄは、約４ないし５ミク
ロン（Ｍｍ）である。
バイスの一部が、第１図に断面で概略的に示され
ている。第１図に示された具体的な部分は、当業
者には周知の標準的なゲート−ソース−ドレイン
（GASAD）構造から成る。描かれている構造は、
その上に形成された通常の電界印加用酸化物（二
酸化シリコン）を有するシリコン基体１０から成
る。たとえば、部分１２，１４の垂直方向の厚さ
は、約4000ないし8000オングストローム（Å）で
ある。一具体例において、部分１２，１４の相対
する壁間の横方向の距離Ｄは、約４ないし５ミク
ロン（Ｍｍ）である。
更に、第１図に示された構造は、約175ないし
350Åの厚さのゲート酸化物（二酸化シリコン）
層１６及びMOSデバイスのゲートの一部をなす
2500ないし4000Å厚のドープされたポリシリコン
層１８を含む。構造はまた基体１０中にソース及
びドレイン領域２０，２２を含む。
350Åの厚さのゲート酸化物（二酸化シリコン）
層１６及びMOSデバイスのゲートの一部をなす
2500ないし4000Å厚のドープされたポリシリコン
層１８を含む。構造はまた基体１０中にソース及
びドレイン領域２０，２２を含む。
第１図において、領域２０，２２間のｐ−ｎ接
合及び基体１０の主要部分は、破線で示されてい
る。実際上重要なある種の浅い接合のMOS
VLSIデバイスにおいて、基体１０の最上部表面
下のこれらの接合の深さは、わずかに約1000ない
し3000Åである。
合及び基体１０の主要部分は、破線で示されてい
る。実際上重要なある種の浅い接合のMOS
VLSIデバイスにおいて、基体１０の最上部表面
下のこれらの接合の深さは、わずかに約1000ない
し3000Åである。
第１図に示されるように、領域（２４ないし２
７）から成り、約10000Åの厚さのパターン形成
されたリンドープ二酸化シリコンの層がある。高
導電性電極及び相互接続は、リンドープ二酸化シ
リコン中に形成された窓を通して作られる。その
ようにして、電気的接続は図示されたMOSデバ
イスのソース及びドレイン領域２０，２２及びド
ープされたポリシリコン層１８に作られる。
７）から成り、約10000Åの厚さのパターン形成
されたリンドープ二酸化シリコンの層がある。高
導電性電極及び相互接続は、リンドープ二酸化シ
リコン中に形成された窓を通して作られる。その
ようにして、電気的接続は図示されたMOSデバ
イスのソース及びドレイン領域２０，２２及びド
ープされたポリシリコン層１８に作られる。
本発明の原理に従うと、第１図のシリコン及び
ポリシリコン表面への電気的接続形成の第１の工
程は、それらの表面を浄化し、その上にチタンカ
ーバイドの薄膜を堆積させることである。浄化は
たとえば純粋なアルゴン雰囲気を用いた標準的な
逆スパツタエツチングにより行われる。チタンカ
ーバイド薄膜はアルゴン−メタン混合ガス中で、
通常の反応性ラジオ周波スパツタリングにより、
堆積される。たとえば、薄膜はマテリアルズ・リ
サーチ・コーポレーシヨン、オレンジブルグ、ニ
ユーヨークから市販されているMRC8667水平マ
グネトロンシステム中で、そのように堆積され
る。
ポリシリコン表面への電気的接続形成の第１の工
程は、それらの表面を浄化し、その上にチタンカ
ーバイドの薄膜を堆積させることである。浄化は
たとえば純粋なアルゴン雰囲気を用いた標準的な
逆スパツタエツチングにより行われる。チタンカ
ーバイド薄膜はアルゴン−メタン混合ガス中で、
通常の反応性ラジオ周波スパツタリングにより、
堆積される。たとえば、薄膜はマテリアルズ・リ
サーチ・コーポレーシヨン、オレンジブルグ、ニ
ユーヨークから市販されているMRC8667水平マ
グネトロンシステム中で、そのように堆積され
る。
本発明に従うと、第１図の構造上に堆積された
チタンカーバイドは、チタン過剰薄膜に設計され
る。そのような薄膜は、ここではTixＣと表し、
ここでｘは炭素に対するチタンの原子比率で、１
＜ｘ＜５ないし７である。パワー、圧力及びスパ
ツタリングガス中のメタンに対するアルゴンの比
といつた堆積パラメータを制御することにより、
薄膜中の炭素に対するチタンの異なる比率が得ら
れる。
チタンカーバイドは、チタン過剰薄膜に設計され
る。そのような薄膜は、ここではTixＣと表し、
ここでｘは炭素に対するチタンの原子比率で、１
＜ｘ＜５ないし７である。パワー、圧力及びスパ
ツタリングガス中のメタンに対するアルゴンの比
といつた堆積パラメータを制御することにより、
薄膜中の炭素に対するチタンの異なる比率が得ら
れる。
本発明の原理に従うと、TixＣ薄膜３０がアル
ゴン−メタン混合ガス中で、表面上にスパツタ堆
積される。混合ガス中のメタンのモルパーセント
は、約0.1ないし６の範囲である。たとえば、ガ
スがスパツタシステムに導入される前の真空度
は、低い10-7Torrの程度で、全スパツタリング
ガス圧は、約５ないし20ミリTorr程度である。
システム中の高周波電力は、約200ないし800ワツ
トに保たれ、ターゲツト及びシステムの試料（ウ
エーハ）を載せるテーブルにおけるピーク−ピー
ク電圧は、それぞれ約200ないし400及び10ないし
50ボルトに保たれる。これらの範囲で操作するこ
とにより、150ないし1000Åの厚さのTixＣ薄膜
がたとえば0.5ないし２分で形成された。（もちろ
ん、これらのパラメータはシステム毎に異なり、
具体的に先に述べたシステム中で有利な動作条件
の例をとつただけである。） MOS VLSIデバイスを製作するために、出願
人らは炭素に対するチタンの比が約３のチタン過
剰薄膜が好ましいことを確信した。より過剰（す
なわちｘ＞3.1）にすることが特に有用であると
いう指摘もある。特に、５もの高い値、例によつ
ては７もの高い値が効果的である。具体的な一実
施例において、＜100＞20Ω−cmのｐ形シリコン上
にチタン過剰の薄膜を堆積させるのに、3.1のｘ
値が特に有利である。
ゴン−メタン混合ガス中で、表面上にスパツタ堆
積される。混合ガス中のメタンのモルパーセント
は、約0.1ないし６の範囲である。たとえば、ガ
スがスパツタシステムに導入される前の真空度
は、低い10-7Torrの程度で、全スパツタリング
ガス圧は、約５ないし20ミリTorr程度である。
システム中の高周波電力は、約200ないし800ワツ
トに保たれ、ターゲツト及びシステムの試料（ウ
エーハ）を載せるテーブルにおけるピーク−ピー
ク電圧は、それぞれ約200ないし400及び10ないし
50ボルトに保たれる。これらの範囲で操作するこ
とにより、150ないし1000Åの厚さのTixＣ薄膜
がたとえば0.5ないし２分で形成された。（もちろ
ん、これらのパラメータはシステム毎に異なり、
具体的に先に述べたシステム中で有利な動作条件
の例をとつただけである。） MOS VLSIデバイスを製作するために、出願
人らは炭素に対するチタンの比が約３のチタン過
剰薄膜が好ましいことを確信した。より過剰（す
なわちｘ＞3.1）にすることが特に有用であると
いう指摘もある。特に、５もの高い値、例によつ
ては７もの高い値が効果的である。具体的な一実
施例において、＜100＞20Ω−cmのｐ形シリコン上
にチタン過剰の薄膜を堆積させるのに、3.1のｘ
値が特に有利である。
上で述べた型のスパツタリングシステム中で、
約700Åの厚さのTi3.1Ｃを形成するために、以下
のパラメータの組が有利である。メタンのモルパ
ーセント−２；全スパツタリングガス圧−10ミリ
Torr；パワー500W；ターゲツト電圧−280ボル
ト；テーブル電圧−30ボルト。第２図において、
そのような薄膜３０は描かれたMOS VLSI構造
の最上表面全体に堆積されているように示されて
いる。
約700Åの厚さのTi3.1Ｃを形成するために、以下
のパラメータの組が有利である。メタンのモルパ
ーセント−２；全スパツタリングガス圧−10ミリ
Torr；パワー500W；ターゲツト電圧−280ボル
ト；テーブル電圧−30ボルト。第２図において、
そのような薄膜３０は描かれたMOS VLSI構造
の最上表面全体に堆積されているように示されて
いる。
第３図は第２図の構造の限定された一部を拡大
したものである。特に、第３図は第２図の参照用
の線３２，３３間に延びる部分のみを拡大したも
のである。以後、第３ないし第５図中にそれぞれ
示された拡大された部分のみを、出願人らの独特
なデバイス製作工程を述べるのに用いる。しか
し、拡大されたものは、TixＣの薄膜が下のシリ
コン又はポリシリコンと接触するデバイス構造の
すべての部分を代表するものであること理解すべ
きである。
したものである。特に、第３図は第２図の参照用
の線３２，３３間に延びる部分のみを拡大したも
のである。以後、第３ないし第５図中にそれぞれ
示された拡大された部分のみを、出願人らの独特
なデバイス製作工程を述べるのに用いる。しか
し、拡大されたものは、TixＣの薄膜が下のシリ
コン又はポリシリコンと接触するデバイス構造の
すべての部分を代表するものであること理解すべ
きである。
通常、アルミニウムに対する拡散障壁は必要な
く、その場合接触すべき下の半導体材料が第１及
び第２図に示される層１８のように、比較的厚い
ポリシリコンである。従つて、本発明をMOS
VLSIデバイスに適用する基本は、ソース及びド
レイン領域に対する電極を作成することで、それ
らの所では浅い接合の貫通が、そうでなければシ
リコン−アルミニウム相互作用により起る可能性
がある。しかし、本発明の製作工程を実施するこ
とにより、低抵抗接触がポリシリコン層１８に対
しても出来ることが明らかである。（もちろん、
これはまた層１８がシリサイドで作られるシリサ
イドゲート技術を用いて作られるデバイスについ
てもあてはまる。） 本出願人らの製作工程における次の工程は、第
３図に示された堆積されたTixＣ薄膜３０をシン
ター又はアニールすることである。たとえば、こ
の工程は真空（約10-6Torr）又はアルゴン、水
素又は窒素のような酸素を含まない雰囲気中で、
30分ないし１時間、600ないし900℃の範囲の温度
で行う。ここで考えているTi3.1Ｃ薄膜の場合、
10-6Torrの真空中、750℃で30分間アニールする
のが有利である。
く、その場合接触すべき下の半導体材料が第１及
び第２図に示される層１８のように、比較的厚い
ポリシリコンである。従つて、本発明をMOS
VLSIデバイスに適用する基本は、ソース及びド
レイン領域に対する電極を作成することで、それ
らの所では浅い接合の貫通が、そうでなければシ
リコン−アルミニウム相互作用により起る可能性
がある。しかし、本発明の製作工程を実施するこ
とにより、低抵抗接触がポリシリコン層１８に対
しても出来ることが明らかである。（もちろん、
これはまた層１８がシリサイドで作られるシリサ
イドゲート技術を用いて作られるデバイスについ
てもあてはまる。） 本出願人らの製作工程における次の工程は、第
３図に示された堆積されたTixＣ薄膜３０をシン
ター又はアニールすることである。たとえば、こ
の工程は真空（約10-6Torr）又はアルゴン、水
素又は窒素のような酸素を含まない雰囲気中で、
30分ないし１時間、600ないし900℃の範囲の温度
で行う。ここで考えているTi3.1Ｃ薄膜の場合、
10-6Torrの真空中、750℃で30分間アニールする
のが有利である。
本発明の原理に従うと、TixＣ薄膜（第３図）
のアニーリングにより、シリコン又はポリシリコ
ンに直接重畳する薄膜の部分に相分離が起る。従
つて、第４図に示されるように、シリコン領域２
０と重なる薄膜３０の部分は、アニーリング中二
層構造に変る。その構造の下部層３２はチタンシ
リサイドから成り、上部層３４はチタンカーバイ
ドから成る。
のアニーリングにより、シリコン又はポリシリコ
ンに直接重畳する薄膜の部分に相分離が起る。従
つて、第４図に示されるように、シリコン領域２
０と重なる薄膜３０の部分は、アニーリング中二
層構造に変る。その構造の下部層３２はチタンシ
リサイドから成り、上部層３４はチタンカーバイ
ドから成る。
基体１０のシリコンと最初にドープしたTixＣ
層のチタン成分のある程度のものとの相互作用か
ら、第４図の層３２が生じる。層３２はTiSi2か
ら成り、実効的に高導電性電極材料である。上部
層３４はTiyＣから成り、ｙ＜ｘである。層３４
はアルミニウム拡散に対する実効的障壁を構成す
る。それにより、シリコン電極用及び低抵抗シリ
サイド−ポリシリコン・ゲートレベル相互接続形
成用の、信頼性ある耐熱性合成金属部が実現され
る。
層のチタン成分のある程度のものとの相互作用か
ら、第４図の層３２が生じる。層３２はTiSi2か
ら成り、実効的に高導電性電極材料である。上部
層３４はTiyＣから成り、ｙ＜ｘである。層３４
はアルミニウム拡散に対する実効的障壁を構成す
る。それにより、シリコン電極用及び低抵抗シリ
サイド−ポリシリコン・ゲートレベル相互接続形
成用の、信頼性ある耐熱性合成金属部が実現され
る。
リンドープ二酸化シリコン領域２４，２５と接
触する最初に堆積させた薄膜３０の一部分は、先
に述べたアニーリング工程中、影響を受けない。
第４図において参照数字30で示されたこれら部分
の組成は、TixＣのままである。
触する最初に堆積させた薄膜３０の一部分は、先
に述べたアニーリング工程中、影響を受けない。
第４図において参照数字30で示されたこれら部分
の組成は、TixＣのままである。
MOS VLSI構造上に約700Åの厚さのTi3.1Ｃ薄
膜を堆積させた具体的な実施例において、TiSi2
層３２（第４図）の厚さは約1000Åであつた。そ
の場合、上のTiyＣ層３４の厚さは、約250Åで
あつた。
膜を堆積させた具体的な実施例において、TiSi2
層３２（第４図）の厚さは約1000Åであつた。そ
の場合、上のTiyＣ層３４の厚さは、約250Åで
あつた。
次に、当業者には周知の方式で、約0.7ないし
１ミクロン（Ｍｍ）の厚さのアルミニウム層が、
ここで考えられているMOS VLSIデバイス構造
の最上部表面全体に堆積される。（塩素及び三塩
化ホウ素の混合物から生じるプラズマ中での反応
性スパツタエツチングを含む）通常の技術によ
り、アルミニウム層及び下のTixＣ薄膜がパター
ン形成され、デバイス構造の指定された下の領域
と位置を合わせて領域が形成される。
１ミクロン（Ｍｍ）の厚さのアルミニウム層が、
ここで考えられているMOS VLSIデバイス構造
の最上部表面全体に堆積される。（塩素及び三塩
化ホウ素の混合物から生じるプラズマ中での反応
性スパツタエツチングを含む）通常の技術によ
り、アルミニウム層及び下のTixＣ薄膜がパター
ン形成され、デバイス構造の指定された下の領域
と位置を合わせて領域が形成される。
第５図はそのようなパターン形成されたアルミ
ニウム部分３６の一つを示す。図示されるよう
に、チタンカーバイト層３４はアルミニウム部分
３６とシリサイド層３２間に、障壁としてはさま
れている。
ニウム部分３６の一つを示す。図示されるよう
に、チタンカーバイト層３４はアルミニウム部分
３６とシリサイド層３２間に、障壁としてはさま
れている。
最後に、（図示されていない）標準的な保護層
が典型的な場合、第５図に示されたデバイス構造
の最上部表面全体に堆積される。この層はたとえ
ばシリコン窒化物又はトリメチルメタオキシ・シ
ラン（TMMS）から成る。
が典型的な場合、第５図に示されたデバイス構造
の最上部表面全体に堆積される。この層はたとえ
ばシリコン窒化物又はトリメチルメタオキシ・シ
ラン（TMMS）から成る。
MOS VLSIデバイス及び実用上関心のもたれ
る他の用途に対して有用な他の金属系が、本発明
の原理に従い作成できる。これらの系にはチタン
過剰のチタン窒化物、チタン過剰のチタンホウ素
化物、ハフニウム過剰のハフニウムカーバイド、
ハフニウム過剰のハフニウム窒化物、ハフニウム
過剰のハフニウムホウ素化物、ジルコニウム過剰
のジルコニウムカーバイド、ジルコニウム過剰の
ジルコニウム窒化物、ジルコニウム過剰のジルコ
ニウムホウ素化物、タンタル過剰のタンタルカー
バイド、タンタル過剰のタンタル窒化物、タンタ
ル過剰のタンタルホウ素化物、ニオビウム過剰の
ニオビウムカーバイド、ニオビウム過剰のニオビ
ウム窒化物又はニオビウム過剰のニオビウムホウ
素化物の薄膜を最初に堆積させることが含まれ
る。そのような薄膜を形成する標準的なプロセス
は、当業者には周知である。チタン過剰のチタン
カーバイドについて上で述べたのと同じ条件下で
アニールすると、シリコン又はポリシリコン上に
堆積させたこれらの薄膜は、相分離を起す。相分
離の結果、シリサイド（チタンシリサイド、ハフ
ニウムシリサイド、ジルコニウムシリサイド、タ
ンタルシリサイド又はニオビウムシリサイド）及
び上の拡散障壁（チタン窒化物、チタンホウ素化
物、ハフニウムカーバイド、ハフニウム窒化物、
ハフニウムホウ素化物、ジルコニウムカーバイ
ド、ジルコニウム窒化物、ジルコニウムホウ素化
物、タンタルカーバイド、タンタル窒化物、タン
タルホウ素化物、ニオビウムカーバイド、ニオビ
ウム窒化物又はニオビウムホウ素化物）から成る
二層構造が、単一プロセス工程で形成される。
る他の用途に対して有用な他の金属系が、本発明
の原理に従い作成できる。これらの系にはチタン
過剰のチタン窒化物、チタン過剰のチタンホウ素
化物、ハフニウム過剰のハフニウムカーバイド、
ハフニウム過剰のハフニウム窒化物、ハフニウム
過剰のハフニウムホウ素化物、ジルコニウム過剰
のジルコニウムカーバイド、ジルコニウム過剰の
ジルコニウム窒化物、ジルコニウム過剰のジルコ
ニウムホウ素化物、タンタル過剰のタンタルカー
バイド、タンタル過剰のタンタル窒化物、タンタ
ル過剰のタンタルホウ素化物、ニオビウム過剰の
ニオビウムカーバイド、ニオビウム過剰のニオビ
ウム窒化物又はニオビウム過剰のニオビウムホウ
素化物の薄膜を最初に堆積させることが含まれ
る。そのような薄膜を形成する標準的なプロセス
は、当業者には周知である。チタン過剰のチタン
カーバイドについて上で述べたのと同じ条件下で
アニールすると、シリコン又はポリシリコン上に
堆積させたこれらの薄膜は、相分離を起す。相分
離の結果、シリサイド（チタンシリサイド、ハフ
ニウムシリサイド、ジルコニウムシリサイド、タ
ンタルシリサイド又はニオビウムシリサイド）及
び上の拡散障壁（チタン窒化物、チタンホウ素化
物、ハフニウムカーバイド、ハフニウム窒化物、
ハフニウムホウ素化物、ジルコニウムカーバイ
ド、ジルコニウム窒化物、ジルコニウムホウ素化
物、タンタルカーバイド、タンタル窒化物、タン
タルホウ素化物、ニオビウムカーバイド、ニオビ
ウム窒化物又はニオビウムホウ素化物）から成る
二層構造が、単一プロセス工程で形成される。
最後に、上で述べた構造及び技術は本発明の原
理の例であることを理解すべきである。これらの
原理に従うと、本発明の精神及び原理から離れる
ことなく、当業者には多くの修正及び変形が考え
られよう。
理の例であることを理解すべきである。これらの
原理に従うと、本発明の精神及び原理から離れる
ことなく、当業者には多くの修正及び変形が考え
られよう。
第１ないし第５図は本発明の原理を実施する製
作工程の連続した段階におけるMOS VLSIデバ
イスの一部を示す図である。 〔主要部分の符号の説明〕、シリコン……２０、
シリサイド層……３２、障壁層……３４、薄膜…
…３０。
作工程の連続した段階におけるMOS VLSIデバ
イスの一部を示す図である。 〔主要部分の符号の説明〕、シリコン……２０、
シリサイド層……３２、障壁層……３４、薄膜…
…３０。
Claims (1)
- 【特許請求の範囲】 １ デバイス構造のシリコン表面上に、シリサイ
ド層を形成する工程および該シリサイド層上に障
壁層を形成する工程からなる半導体デバイス作成
方法において、 シリコン表面領域を含むデバイス構造の表面上
に、AxBの薄膜を堆積し、Ａはチタン、ハフニ
ウム、ジルコニウム、タンタルおよびニオブから
なる類から選択され、Ｂは炭素、窒素およびホウ
素からなる類から選択され、１＜ｘ＜５ないし７
で、 シリコン表面に重畳する薄膜の部分を、ASi2
およびその上のAyBの層からなり、ｙ＜ｘであ
る二層金属部に変換するために、該構造を加熱す
ることにより、 該シリサイドおよび該障壁を生成することを特
徴とする半導体デバイス作成方法。 ２ 特許請求の範囲第１項に記載された方法にお
いて、 該薄膜はTixＣからなることを特徴とする半導
体デバイス作成方法。 ３ 特許請求の範囲第１項または第２項に記載さ
れた方法において、 アルゴン−メタン混合ガス中で反応性高周波ス
パツタリングシステム内において、該薄膜を堆積
させ、混合ガス中のメタンのモルパーセントは約
0.1ないし６の範囲にあり、全スパツタリングガ
ス圧は約５ないし20mmTorrの範囲にあり、シス
テム中の高周波電力は約200ないし800ワツトに保
たれることを特徴とする半導体デバイス作成方
法。 ４ 特許請求の範囲第１項、第２項または第３項
に記載された方法において、 加熱工程を約600℃ないし900℃の範囲の温度で
30分ないし１時間真空中あるいはアルゴン、水素
または窒素のような酸素のない雰囲気中で行うこ
とを特徴とする半導体デバイス作成方法。 ５ 特許請求の範囲第３項または第４項に記載さ
れた方法において、 該薄膜はTixＣ、ｘ＝3.1からなり、メタンのモ
ルパーセントは約２、全スパツタリングガス圧は
約10mmTorr、高周波電力は約500ワツトであるこ
とを特徴とする半導体デバイス作成方法。 ６ 特許請求の範囲第５項に記載された方法にお
いて、 加熱工程を約750℃の温度で、10-6Torrの真空
中で30分行うことを特徴とする半導体デバイス作
成方法。 ７ 特許請求の範囲第６項に記載された方法にお
いて、 該加熱工程の結果形成された二層金属部は、
TiSi2の層および上のTiyＣ層からなることを特徴
とする半導体デバイス作成方法。 ８ 特許請求の範囲第１項〜第７項のいずれかに
記載された方法において、 該薄膜上にアルミニウムの層を堆積させ、それ
に対応して該層および該下部薄膜の変換されなか
つた部分をパターン形成し、該デバイス中に合成
金属部電気接続を形成することを特徴とする半導
体デバイス作成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US528074 | 1974-11-29 | ||
| US06/528,074 US4502209A (en) | 1983-08-31 | 1983-08-31 | Forming low-resistance contact to silicon |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6060720A JPS6060720A (ja) | 1985-04-08 |
| JPH0365655B2 true JPH0365655B2 (ja) | 1991-10-14 |
Family
ID=24104162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58225547A Granted JPS6060720A (ja) | 1983-08-31 | 1983-12-01 | 半導体デバイス作成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4502209A (ja) |
| JP (1) | JPS6060720A (ja) |
| CA (1) | CA1200155A (ja) |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4920071A (en) * | 1985-03-15 | 1990-04-24 | Fairchild Camera And Instrument Corporation | High temperature interconnect system for an integrated circuit |
| JP2577342B2 (ja) * | 1985-03-30 | 1997-01-29 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US4814854A (en) * | 1985-05-01 | 1989-03-21 | Texas Instruments Incorporated | Integrated circuit device and process with tin-gate transistor |
| US4975756A (en) * | 1985-05-01 | 1990-12-04 | Texas Instruments Incorporated | SRAM with local interconnect |
| US4811078A (en) * | 1985-05-01 | 1989-03-07 | Texas Instruments Incorporated | Integrated circuit device and process with tin capacitors |
| US4811076A (en) * | 1985-05-01 | 1989-03-07 | Texas Instruments Incorporated | Device and process with doubled capacitors |
| US4890141A (en) * | 1985-05-01 | 1989-12-26 | Texas Instruments Incorporated | CMOS device with both p+ and n+ gates |
| CN1034533C (zh) * | 1985-05-01 | 1997-04-09 | 得克萨斯仪器公司 | 超大规模集成电路静态随机存储器 |
| US4804636A (en) * | 1985-05-01 | 1989-02-14 | Texas Instruments Incorporated | Process for making integrated circuits having titanium nitride triple interconnect |
| US4821085A (en) * | 1985-05-01 | 1989-04-11 | Texas Instruments Incorporated | VLSI local interconnect structure |
| US4843453A (en) * | 1985-05-10 | 1989-06-27 | Texas Instruments Incorporated | Metal contacts and interconnections for VLSI devices |
| US5278099A (en) * | 1985-05-13 | 1994-01-11 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device having wiring electrodes |
| US4738937A (en) * | 1985-10-22 | 1988-04-19 | Hughes Aircraft Company | Method of making ohmic contact structure |
| US4728626A (en) * | 1985-11-18 | 1988-03-01 | International Business Machines Corporation | Method for making planar 3D heterepitaxial semiconductor structures with buried epitaxial silicides |
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