KR950011559B1 - 반도체 소자의 다층 금속배선 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 소자의 다층 금속배선 제조방법

제1a도-제1d도는 종래의 다층 금속 배선 제조 공정도.

제2a도-제2c도는 종래 기술에 의한 층간 절연막의 이격을 나타내는 평면도 및 단면도.

제3a도-제3g도는 본 발명에 따른 다층 금속 배선 제조 공정도.

제4a도-제4b도는 종래 기술과 본 발명에 따른 금속 스트레스 변화도.

* 도면의 주요부분에 대한 부호의 설명

40 : 반도체 기판 50 : 하층 금속 배선

60 : 층간 절연막 70 : 상층 금속 배선

80, 90 : 보호막

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 다층 금속 배선의 제조 방법에 관한 것이다.

통상적으로 다층 금속 배선 제조 방법에 있어서, 먼저 하층 금속 배선이 순차적으로 적층된 후 계속해서 다음 고정이 진행되는 동안, 상기 하층 금속 배선에는 공정의 진행에 따른 온도 변화에 의해 고체상태 반응(solid-state reaction)과 결정 구조의 변화가 발생하며, 이로인해 하층 금속 배선에는 기계적인 스트레스에 의해 변형이 발생한다. 이와 관련하여 1990년에 간행된 VMIC(VLSI Multilevel lnterco-nnection Conference)의 243-253면에는 고체-상태 반응과 결정 구조 변화를 고찰하여 온도의 함수로써 스트레스를 측정하는 방법이 개시되어 있다. 이러한 스트레스에 의한 변형은 결국 하층 금속 배선과 하층 금속 배선 상면에 증착될 금속 배선 층간 절연막 사이를 이격시켜 상기 반도체 소자의 동작시 소자 사이를 개방(open)시키게 된다. 이와 관련하여 1989년에 간행된 VMIC의 463-469면에는 스트레스에 의해 발생된 동공(void)을 개시하고 있으며 이 동공을 억제 하기 위해 실리사이드(silicide)를 적층하였을 때의 효과가 개시되어 있다.

제1a도-제1b도는 종래의 일반적인 다층 금속 배선 제조 공정도이다. 먼저 상기 제1a도에서 하층 금속 배선 제조를 위해 반도체 기판(40)상에 타이타늄(Ti)층(1)과 질화 타이타늄(TiN)층(3)을 적층한다. 그다음 상기 질화 타이타늄층(3) 위에 1% 실리콘(Si)과 0.5% 구리(Cu)를 포함하는 알루미늄(Al)층(5)과 새로운 질화 타이타늄층(7)을 스파터링(sputtering)방법으로 순차적으로 적층한다. 상기 제1b도에서는 하층 금속 배선(8) 상면에 플라즈마(plazma) 방법으로 금속 배선 층간 절연막(9)을 증착한다. 상기 제1c도에서는 상기 절연막의 소정 영역을 식각하여 비아(VIA) 접촉창(11)을 형성한다. 마지막으로 상기 제1d도에서는 비아(VIA) 접촉창(11)을 통해 상기 하층 금속 배선과 접촉될 상층 금속 배선(13)을 스파터링에 의해 형성하고 약 400℃에서 50분간 열처리(annealing)를 실시한 다음 최종적으로 약 380℃에서 20분간 열처리를 실시하여 보호막(15,17)을 형성한다.

전술한 공정순서가 진행되는 동안 상기 하층 금속 배선은 어니일링 공정과 보호막 공정 단계를 거치면서 공정의 진행에 따른 온도의 변화를 겪게 된다. 이 온도의 변화에 의해 상기 하층 금속 배선은 기계적인 스트레스를 받아 발생시키게 된다. 따라서 상기 금속 배선 층간 절연막(9)과 상기 하층 금속 배선(8) 사이에 발생되는 이격은 반도체 소자의 동작시 소자 사이를 개방시킨다.

상기 제2a도-제2c도는 종래 기술에 따른 하층 금속 배선과 층간 절연막 사이의 동공에 의한 이격을 나타내는 평면도 및 단면도이며, SEM(Scanning Electeron Microscope)을 이용하여 상기 제1b도의 하층 금속 배선과 층간 절연막을 관찰한 결과이다. 제2a도는 종래 기술에 따른 하층 금속 배선(a)의 평면도이다. 제2b도는 상기 제2a도의 AA'방향 단면도이고, 제2c도는 상기 제2a도의 BB'방향 단면도이다. 도시된 바와 같이 하층 금속 배선(8)과 층간 절연막(9) 사이의 동공(21)에 의한 이격 현상을 관찰할 수 있다.

따라서, 본 발명의 목적은 반도체 소자의 다층 금속 배선 제조에 있어서 하층 금속 배선과 금속배선 층간 절연막 사이의 이러한 이격 현상을 방지하는 방법을 제공함에 있다. 본 발명의 한 측면에 따르면, 본 발명에 따른 다층 금속 배선 제조 방법에 있어서는 하층 금속 배선을 형성한 후 소정의 열처리를 실시하여 스트레스에 의한 변형을 발생시킨 다음, 이 변형 형태를 유지하도록 소정 두께를 가지는 절연막을 증착시킨다.

여기에서 상기 열처리 공정은 기판내에 형성될 불순물 이온 주입 영역등에 영향을 미치지 않으면서 상기 하층 금속 배선이 용융되지 않는 범위로 한다.

이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 제3a도-제3g도는 본 발명에 따른 일실시예의 제조 공정으로서 하층 금속 배선과 금속 배선 층간 절연막과 상층 금속배선을 가지는 2층 금속 배선 제조 공정도이다.

제3a도에서 소정의 반도체 기판(40)상에 타이타늄층(25)과, 제1질화 타이타늄층(27)과, 1% 실리콘과 0.5% 구리를 함유하는 알루미늄층(29)과, 제2질화 타이타늄층(31)을 스파터링에 의해 순차적으로 적층시킨 후 사진 식각 공정을 실시하여 하층 금속 배선(50)을 형성한다.

제3b도에서 본 발명에 따라 상기 하층 금속 배선(50)위에 기계적 스트레스에 의한 변형을 유발시키기 위해 질소(N2) 분위기에서 열처리를 실시하는데, 여기에서 열처리의 온도 및 시간은 알루미늄의 융점보다 낮으면서 상기 반도체 기판의 하부영역에 영향을 미치지 않는 온도 및 시간이면 된다. 대체로 약 300-500℃와 30-60분 사이이면 적당한데, 본 실시예에서는 약 450℃에서 약 50분 동안 열처리를 실시한다. 이로 인해 발생하는 변형을 유지시키기 위해 상기 변형된 하층 금속 배선위에 플라즈마 방법에 의해 1000Å의 두께를 가진 산화막(33)을 증착시킨다. 제3c도에서는 상기 산화막(33) 상면에 플라즈마 방법으로 제1TEOS(tetra-ethyl-orthosilicate)층(35)을 3000Å의 두께로 증착하고, 아르곤-스파터링(Ar-sputtering) 방법으로 상기 제1TEOS층(35)을 식각 한다.

제3d도와 제3e도에서 플라즈마 방법으로 12000Å 두께의 제2TEOS층(37)을 상기 제1TEOS층(35)위에 증착하여 산화막(33) 상면을 기준으로 16000Å의 TEOS층을 형성한다. 그후 포토레지스트(Photoresist)를 도포하고 포토레지스트 에치-백(Photoresist etch-back) 공정을 실시하여 두께가 4000Å이 되도록 TEOS층을 평탄화한다. 평탄해진 상기 TEOS층위에 플라즈마 방법에 의해 제3TEOS층(39)을 다시 6000Å두께로 증착시켜서 총 10000Å 두께의 TEOS층을 형성하여 이로써 금속 배선 층간 절연막(60)이 형성된다. 이렇게 상기 하층 금속 배선에 열처리를 실시한 뒤 변형된 상기 하층 금속 배선에 상응하여 절연막을 증착하므로 둥공을 억제하여 하층 금속 배선과 층간 절연막사이의 이격을 방지하게 된다.

제3f도에서 사진 식각 공정을 통해 상기 소정 영역의 금속 배선 층간 절연막을 식각하여 비아(VIA) 접촉창(41)을 형성한다. 상기 비아 접촉창(41)을 통해 상기 하층 금속 배선(50)과 하기에 형성될 상층 금속 배선이 접촉된다.

마지막으로 제3g도에서 1% 실리콘(Si)을 함유하는 알루미늄(Al)층을 스파터링에 의해 증착하여 사진 식각 공정으로 상층 금속 배선(70)을 형성하고, 약 400℃에서 50분간 열처리(annealing)을 실시하여 상기 하층 금속 배선(50)과 상기 상층 금속 배선(70)의 접촉 저항을 형성하고, 최종적으로 PSG(Phospho-Silicate Glass)막(80)과 질화막(90)으로 보호막을 형성한다.

제4a도-제4b도는 각각 종래 기술과 본 발명에 따른 금속의 스트레스 변화를 온도의 함수로 측정한 스트레스 변화도이다. 제4a도를 살펴보면 종래의 제조 공정은 가열과 냉각이 진행됨에 따라 스트레스 변화의 기복이 심한 것을 알 수 있고, 이것은 동공을 발생시켜 이격을 초래하게 된다. 이에 반해 제4b도를 보면 본 발명의 제조 공정에 따른 가열과 냉각시 스트레스의 변화는 선형적으로 발생하고 있음을 알 수 있다. 이러한 실험 결과로부터 본 발명은 종래의 이격현상에서 오는 소자의 오동작을 개선하였음을 알 수 있다.

상술한 바와 같이, 적층구조를 갖는 하층 금속 배선에 공정중 적정한 시기에 열처리뜰 실시하여 종래의 기계적 스트레스에 의한 변형을 미리 갖도록 함으로서 본 발명은 하층 금속 배선과 금속 배선 층간 절연막 사이에 생기는 이격을 방지하여 신뢰성 높은 반도체 장치 제조 방법을 제공하고 있음을 이해할 수 있을 것이다.

Claims (5)

1. 하층 금속 배선과, 금속 배선 층간 절연막과, 상층 금속 배선을 가지는 반도체 소자의 다층 금속 배선 제조 방법에 있어서, 반도체 기판상에 소정 패턴의 하층 금속 배선을 형성하는 제1공정, 상기 하층 금속 배선에 소정의 열처리를 실시하여 스트레스(stress)에 의한 변형을 발생시키는 제2공정, 상기 하층 금속 배선 상면에 절연막을 증착시키는 제3공정, 상기 절연막의 소정 영역을 식각하여 비아(VIA) 접촉창을 형성하는 제4공정, 상기 비아 접촉창을 통해 상기 하층 금속 배선과 접촉되는 상기 상층 금속 배선을 형성하는 제5공정, 및 상기 상층 금속 배선상면에 보호막을 형성하는 제6공정을 순차적으로 포함하는 반도체 소자의 다층 금속 배선 제조 방법.
2. 제1항에 있어서, 상기 열처리는 질소(N2) 분위기에서 상기 반도체 기판의 하부영역에 영향을 미치지 않으면서 상기 하층 금속 배선이 용융되지 않는 온도 범위로 실시 됨을 특징으로 하는 반도체 소자의 다층 금속 배선 제조 방법.
3. 제2항에 있어서, 상기 온도 범위는 약 300-500℃사이임을 특징으로 하는 반도체 소자의 다층 금속 배선 제조 방법.
4. 제1항에 있어서, 상기 열처리는 질소(N2) 분위기에서 약 450℃의 온도로 약 50분동안 실시 되어짐을 특징으로 하는 반도체 소자의 다층 금속 배선 제조 방법.
5. 제1항에 있어서, 상기 절연막은 산화막과 TEOS층이 적층된 것임을 특징으로 하는 반도체 소자의 다층 금속 배선 제조 방법.