JPH01243553A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01243553A JPH01243553A JP7128288A JP7128288A JPH01243553A JP H01243553 A JPH01243553 A JP H01243553A JP 7128288 A JP7128288 A JP 7128288A JP 7128288 A JP7128288 A JP 7128288A JP H01243553 A JPH01243553 A JP H01243553A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多機能、集積化の為に多層配線構造を有する
半導体装置の製造方法に関する。
半導体装置の製造方法に関する。
従来、多層配線′WI造を持った半導体装置のVJ造方
法は、例えば第3図の如く、トランジスタや抵抗等の半
導VF%素子が作り込まれたシリコン基板31上の第1
及び第2のフィールド絶縁膜32.33を介して、素子
からの電極取り出しの為にコンタクトホールを開孔した
後、アルミニウムやその合金をスパッタリングし、フォ
トエツチングにより所望形状にパターニングし、第1の
金属配−ff13゜4を形成した後、層間絶縁膜として
、450η以下の低温でS i Haと02あるいはN
1゛0ガスを10torr以下の減圧下で気相成長(C
VD)させたシリコン酸化膜35を形成する。更に平坦
化の為、塗布ガラス膜(SOG)36を被着しアニール
後フォトエツチングによりスルーホールを開孔し、アル
ミニウムやその合金をスパッタリングしてから後フォト
エツチングし第2の金属配線37とし、その後パシベー
ション膜を積層して、いる。
法は、例えば第3図の如く、トランジスタや抵抗等の半
導VF%素子が作り込まれたシリコン基板31上の第1
及び第2のフィールド絶縁膜32.33を介して、素子
からの電極取り出しの為にコンタクトホールを開孔した
後、アルミニウムやその合金をスパッタリングし、フォ
トエツチングにより所望形状にパターニングし、第1の
金属配−ff13゜4を形成した後、層間絶縁膜として
、450η以下の低温でS i Haと02あるいはN
1゛0ガスを10torr以下の減圧下で気相成長(C
VD)させたシリコン酸化膜35を形成する。更に平坦
化の為、塗布ガラス膜(SOG)36を被着しアニール
後フォトエツチングによりスルーホールを開孔し、アル
ミニウムやその合金をスパッタリングしてから後フォト
エツチングし第2の金属配線37とし、その後パシベー
ション膜を積層して、いる。
しかしながら従来技術では、LSIの微細化に1′11
つてデザインルールがサブミクロンに近くなると、寸法
精度が要求される金属配線のパターニングはドライエツ
チング化され断面形状が急峻化されると共に、アスペク
ト比が約0.7以上にもなる為、層間絶縁膜となるSi
H4を用いたCVDシリコン酸化膜35のカスピングが
大きく、カバレージが40%以下とR<S OG H3
6が塗布してもその表面が下がってしまい平坦化が困難
となり、またCVDシリコン酸化膜を厚くしようとする
とボイドになってしまい、SOG膜36がはいらない、
これらから第1の金属配線34のスペース部に交差する
第2の金属配線37のカバレージが厳しくなって、5O
GllQ30との間にボイド38ができコンタミネーシ
ョン1−ラップになる上、段切れやマイグレーション特
性を劣化させ信頼性が問題となっている。更に今後は、
コンタクトバリアーとしての他金属の積層化やバイアス
スパッタリングによるリフロー平坦化等の要求から、第
1の金属配線34は厚くなる傾向にあり、アスペクト比
は益々厳しくなり、層間絶縁膜のカバレージ向上、平坦
化が重量となってくる。
つてデザインルールがサブミクロンに近くなると、寸法
精度が要求される金属配線のパターニングはドライエツ
チング化され断面形状が急峻化されると共に、アスペク
ト比が約0.7以上にもなる為、層間絶縁膜となるSi
H4を用いたCVDシリコン酸化膜35のカスピングが
大きく、カバレージが40%以下とR<S OG H3
6が塗布してもその表面が下がってしまい平坦化が困難
となり、またCVDシリコン酸化膜を厚くしようとする
とボイドになってしまい、SOG膜36がはいらない、
これらから第1の金属配線34のスペース部に交差する
第2の金属配線37のカバレージが厳しくなって、5O
GllQ30との間にボイド38ができコンタミネーシ
ョン1−ラップになる上、段切れやマイグレーション特
性を劣化させ信頼性が問題となっている。更に今後は、
コンタクトバリアーとしての他金属の積層化やバイアス
スパッタリングによるリフロー平坦化等の要求から、第
1の金属配線34は厚くなる傾向にあり、アスペクト比
は益々厳しくなり、層間絶縁膜のカバレージ向上、平坦
化が重量となってくる。
しかるに本発明は、かかる問題点を解決するもので、多
層配線を有する半導体装置の平坦化を図り、信頼性に伴
う品質の向上を図ることを目的としたものである。
層配線を有する半導体装置の平坦化を図り、信頼性に伴
う品質の向上を図ることを目的としたものである。
本発明の半導体装置の製造方法ば、多層配線構造を有す
る半導体装置において、第1の金属配線を形成後、少な
くとも有機シランと酸累もしくはオゾンを含んだガスを
反応させた気相成長酸化膜を積層させる工程と、塗布ガ
ラス)摸を被着しアニールする工程を経てから、スルー
ホールの開孔を行ない第2の金属配線を形成することを
特徴とする。
る半導体装置において、第1の金属配線を形成後、少な
くとも有機シランと酸累もしくはオゾンを含んだガスを
反応させた気相成長酸化膜を積層させる工程と、塗布ガ
ラス)摸を被着しアニールする工程を経てから、スルー
ホールの開孔を行ない第2の金属配線を形成することを
特徴とする。
第1図は本発明の半導体装置の一実施例について説明す
る為の概略断面図であり、アルミニウムの2層構造Si
ゲートCMOSゲートアレイに適用した場合を示してい
る。N型シリコン基板11には、P、Nウェルとチャン
ネルストッパー及び選択酸化による第1のフィールド酸
化膜12が形成されて、MOSトランジスタチャンネル
部は200Aのゲート酸化膜と、多結晶シリコンに酸化
膜側壁が形成されたゲート電極でなり、Nchのソース
、ドレインの低濃度不純物領域にはリン、高濃度不純物
領域にはヒ素が、更にPch側のソース、トレイン領域
には各々にB F 2イオン注入したLDD構造とし、
その他の抵抗等半導体素子を形成しな、更に第2のフィ
ールド酸化膜13を気相成長してからコンタクトホール
を開孔し、Slを1%程度きんだアルミニウムを厚みが
約0゜8μ」nでスパッタリングし、フォトリソ後塩素
系ガスでドライエツチングし、最小寸法が0.8〜1.
2μmでほぼ垂直に側面が形成された第1の金属配線1
4を施した6次に層間絶縁膜として、まず平行平板CV
D装置により370〜380℃でTE01 [3i (
C2Hs O)4 ]と02を反応ガスとし15しor
r以下の圧力でプラズマCVDシリコン酸化II!15
を約0.8μm成長させた。この時N膜成長までの加熱
時間は20玲、成長速度は約5000八/分であり全処
理時間は3分以内でヒルロックの成長はない、該CVD
シリコン酸化膜15はカスピングもなく、カバレージも
80%と大幅に改善されている。この上にSOG膜16
を塗布してからアニールし、/スルーホールを形成後A
、1l−3iを約1 、0 μ」n、の厚みでスパッタ
リングしてパターニングを行ない第2の金属配線17と
したが第1の金属配線14にクロスする領域のカバレー
ジは60%以上となった。その後パシベーション膜を積
層し、外部電極取り出し川のバット部を開孔した。
る為の概略断面図であり、アルミニウムの2層構造Si
ゲートCMOSゲートアレイに適用した場合を示してい
る。N型シリコン基板11には、P、Nウェルとチャン
ネルストッパー及び選択酸化による第1のフィールド酸
化膜12が形成されて、MOSトランジスタチャンネル
部は200Aのゲート酸化膜と、多結晶シリコンに酸化
膜側壁が形成されたゲート電極でなり、Nchのソース
、ドレインの低濃度不純物領域にはリン、高濃度不純物
領域にはヒ素が、更にPch側のソース、トレイン領域
には各々にB F 2イオン注入したLDD構造とし、
その他の抵抗等半導体素子を形成しな、更に第2のフィ
ールド酸化膜13を気相成長してからコンタクトホール
を開孔し、Slを1%程度きんだアルミニウムを厚みが
約0゜8μ」nでスパッタリングし、フォトリソ後塩素
系ガスでドライエツチングし、最小寸法が0.8〜1.
2μmでほぼ垂直に側面が形成された第1の金属配線1
4を施した6次に層間絶縁膜として、まず平行平板CV
D装置により370〜380℃でTE01 [3i (
C2Hs O)4 ]と02を反応ガスとし15しor
r以下の圧力でプラズマCVDシリコン酸化II!15
を約0.8μm成長させた。この時N膜成長までの加熱
時間は20玲、成長速度は約5000八/分であり全処
理時間は3分以内でヒルロックの成長はない、該CVD
シリコン酸化膜15はカスピングもなく、カバレージも
80%と大幅に改善されている。この上にSOG膜16
を塗布してからアニールし、/スルーホールを形成後A
、1l−3iを約1 、0 μ」n、の厚みでスパッタ
リングしてパターニングを行ない第2の金属配線17と
したが第1の金属配線14にクロスする領域のカバレー
ジは60%以上となった。その後パシベーション膜を積
層し、外部電極取り出し川のバット部を開孔した。
このようにしてなる半導体装置は、第1の金属配線14
のヒルロックの成長が押えられ、第2の金属配線17は
カバレージが改善され、マイグレーション特性や長期信
頼性を向上させることができな。
のヒルロックの成長が押えられ、第2の金属配線17は
カバレージが改善され、マイグレーション特性や長期信
頼性を向上させることができな。
この池、第1の金属配線14スペ一ス部のCVl)シリ
コン酸化膜15の表面が高くなりカスピングもないので
コンタミネーションの多い5OGI摸16を全部エッチ
バックすることも可能となり、例えば第2図−aの如<
CVDシリコン酸化[15を1.0μmとしSOG膜1
6を塗布しアニールしてから、ドライエツチャーで45
00人相当分の酸化膜を除去した後、第2図−すの様に
再び第2のCVDシリコン酸化膜18を堆積させスルー
ホール開孔し、第2の金属配線17を形成したものも試
作したが、平坦性、信頼性をより向上できた。尚、狙い
によっては厚みによっては、第2のCVDシリコン酸化
膜18は不要である。
コン酸化膜15の表面が高くなりカスピングもないので
コンタミネーションの多い5OGI摸16を全部エッチ
バックすることも可能となり、例えば第2図−aの如<
CVDシリコン酸化[15を1.0μmとしSOG膜1
6を塗布しアニールしてから、ドライエツチャーで45
00人相当分の酸化膜を除去した後、第2図−すの様に
再び第2のCVDシリコン酸化膜18を堆積させスルー
ホール開孔し、第2の金属配線17を形成したものも試
作したが、平坦性、信頼性をより向上できた。尚、狙い
によっては厚みによっては、第2のCVDシリコン酸化
膜18は不要である。
更にCVDシリコン酸化膜は、TE01と02との反応
だけでなく、03との熱反応させたものでも良く、又こ
れらの複合膜も活用出来る。
だけでなく、03との熱反応させたものでも良く、又こ
れらの複合膜も活用出来る。
本発明は、MO3ICの層間絶縁膜に限らずバイポーラ
やDMO3及びこれらを組み合わせたICにも適用でき
る。更に金属配線としては、アルーー訃 ミニラムやその合金に限られず、曲金属、ケイ化物や半
導体物質でもよく、この他平坦化、コンタクトバリヤー
の為にチタン、タングステン、コバルト、モリブデン等
の高融点金属あるいはその窒1ヒ物、ケイ化物および合
金膜を積層化したものでも応用可能で、その形成方法は
、スパッタ、加熱あるいはバイアスの有兼に限定される
ことはない。
やDMO3及びこれらを組み合わせたICにも適用でき
る。更に金属配線としては、アルーー訃 ミニラムやその合金に限られず、曲金属、ケイ化物や半
導体物質でもよく、この他平坦化、コンタクトバリヤー
の為にチタン、タングステン、コバルト、モリブデン等
の高融点金属あるいはその窒1ヒ物、ケイ化物および合
金膜を積層化したものでも応用可能で、その形成方法は
、スパッタ、加熱あるいはバイアスの有兼に限定される
ことはない。
以上の様に本発明によれば、M OS L S I等の
金属−金属間の眉間絶縁膜を有機シランによる気相成長
膜としこれにSOG膜の適用を行ない、平坦化を行なう
と共に、金属配線自身の高質に関わる特性を改善し信頼
性の向上がなされるもので、微細化された金属配線の多
層化も容易になり、より集積化、多機能化された半導体
装置の供給に寄与出来るものである。
金属−金属間の眉間絶縁膜を有機シランによる気相成長
膜としこれにSOG膜の適用を行ない、平坦化を行なう
と共に、金属配線自身の高質に関わる特性を改善し信頼
性の向上がなされるもので、微細化された金属配線の多
層化も容易になり、より集積化、多機能化された半導体
装置の供給に寄与出来るものである。
第1図、第2図(a)、(b)は、本発明による半導体
装置の実施例を示す概略断面図である。 第3図は、従来の半導体装置に1系わる概略断面図であ
る。 11.31・・・シリコン基板 12.32・・・第1のフィールド酸化膜13.33・
・・第2のフィールド酸化膜14.34・・・第1の金
属配線 15.35・・・CVDシリコン酸化膜16.36・・
・SOG膜 17.37・・・第2の金属配線 18・・・・・・第2のCVDシリコン酸化膜38・・
・・・・ボイド 以上 出願人 セイコーエプソン株式会社
装置の実施例を示す概略断面図である。 第3図は、従来の半導体装置に1系わる概略断面図であ
る。 11.31・・・シリコン基板 12.32・・・第1のフィールド酸化膜13.33・
・・第2のフィールド酸化膜14.34・・・第1の金
属配線 15.35・・・CVDシリコン酸化膜16.36・・
・SOG膜 17.37・・・第2の金属配線 18・・・・・・第2のCVDシリコン酸化膜38・・
・・・・ボイド 以上 出願人 セイコーエプソン株式会社
Claims (1)
- 多層配線構造を有する半導体装置の製造方法において
、第1の金属配線を形成後、少なくとも有機シランと酸
素もしくはオゾンを含んだガスを反応させた気相成長酸
化膜を積層させる工程と、塗布ガラス膜を被着しアニー
ルする工程を経てから、スルーホールの開孔を行ない第
2の金属配線を形成することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7128288A JPH01243553A (ja) | 1988-03-25 | 1988-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7128288A JPH01243553A (ja) | 1988-03-25 | 1988-03-25 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01243553A true JPH01243553A (ja) | 1989-09-28 |
Family
ID=13456194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7128288A Pending JPH01243553A (ja) | 1988-03-25 | 1988-03-25 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01243553A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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1988
- 1988-03-25 JP JP7128288A patent/JPH01243553A/ja active Pending
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