KR100590203B1 - 반도체 장치의 금속 패턴 형성 방법 - Google Patents

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Abstract

반도체 장치의 금속 패턴 형성 방법을 제공한다. 이 방법은 도전 패턴을 구비하는 반도체기판을 준비하고, 상기 반도체기판 상에 상기 도전 패턴을 노출시키는 개구부를 갖는 층간절연막 패턴을 형성하고, 상기 층간절연막 패턴 상에 상기 개구부를 채우는 금속막을 형성한 후, 상기 금속막을 습식 식각하는 단계를 포함한다. 이어서, 상기 금속막을 연마하여 상기 개구부를 채우는 금속 패턴을 형성한다. 이때, 상기 금속막을 습식 식각하는 단계는 상기 층간절연막 패턴의 상부면이 노출되지 않도록 실시하는 것을 특징으로 한다. 상기 습식 식각의 단계에 의해, 금속막에 포함된 결함을 제거할 수 있으며, 아울러 후속 연마 공정에서의 공정 부담이 감소한다.

Description

반도체 장치의 금속 패턴 형성 방법{Method Of Forming Metal Pattern For Semiconductor Device}
도 1a 및 도 1b는 종래 기술에 따른 구리 패턴 형성 공정에서 발생하는 결함들을 보여주는 사진들이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 도전 패턴 형성 방법을 설명하기 위한 공정 단면도들이다.
도 6 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 장치의 도전 패턴 형성 방법을 설명하기 위한 공정 단면도들이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 반도체 장치의 도전 패턴 형성 방법에 관한 것이다.
가장 일반적으로 사용되는 배선 물질인 알루미늄과 비교할 때, 구리는 알루미늄에 비해 전기 전도도(electrical conductivity)가 훨씬 높고, 알루미늄의 주된 문제의 하나인 전자이동(electromigration, EM) 현상이 없다. 구리의 이러한 낮은 저항 특성에 의해, 반도체 장치의 고집적화에 따라 유발되는 배선 저항의 증가 및 이와 관련 문제들(예를 들면, RC 지연에 따른 제품 속도의 감소 및 소모 전력의 증가와 같은 문제들)은 최소화될 수 있다. 이에 더하여, 배선으로 구리를 사용하는 반도체 장치는 알루미늄 배선을 포함하는 제품에 비해, 더 적은 수의 배선층들이 필요하다. 이에 따라, 구리를 배선 물질로 사용할 경우, 감소되는 배선 형성 공정의 수에 상응하여 제조 비용이 절감된다. 또한, 상기 전자 이동(EM) 현상에 따른 제품 불량 및 공정 제약이 없기 때문에, 상기 구리 배선을 사용하는 반도체 제품은 알루미늄 배선을 사용하는 같은 디자인의 반도체 제품에 비해 수율(yield)이 높은 것으로 보고되고 있다.
하지만, 구리막에 대해서는, 통상적인 반도체 제조 공정에서 사용되는 기상 증착 공정 및 건식 식각 공정을 용이하게 적용할 수 없기 때문에, 구리를 배선 물질로서 사용하기 위해서는 다른 패턴 형성 방법이 요구된다. 소위 이중 상감(dual damascene) 공정은, 구리와 관련된 이러한 기술적 제약들을 극복하기 위해 제안된, 또다른 패턴 형성 방법의 하나이다. 상기 이중 상감 공정은 절연막에 트렌치(trench)와 비아홀(via hole)을 형성하고, 상기 트렌치와 비아홀을 구리막으로 채운 후, 화학적-기계적 연마(chemical-mechanical polishing, CMP) 공정을 사용하여 상기 구리막을 식각하는 단계를 포함한다. 상기 이중 상감 공정에 의해, 상기 기상 증착 공정 및 상기 건식 식각 공정없이도 구리를 배선 물질로 사용하는 것이 가능해졌다.
하지만, RF 소자의 인덕터에서 사용되는 구리막과 같이, 증착되는 구리막의 두께가 두꺼워질 경우, 상기 화학적-기계적 연마 공정의 시간이 증가하여 연마 장 치의 생산성이 감소한다. 또한, 두꺼운 구리막을 증착하는 동안 발생된 표면 불량(surface defect)이 상기 화학적-기계적 연마 공정에 의해 최종 구조물로 전사되거나 확대되는 현상도 발견된다(도 1a 내지 도 1b 참조). 이에 더하여, 상술한 연마 공정 시간의 증가 및 연마 패드의 손상은 상기 연마 패드의 교체 주기를 줄이기 때문에 상기 연마 장치의 유지 비용을 증가시킨다.
본 발명이 이루고자 하는 기술적 과제는 연마 공정의 시간을 줄일 수 있는 반도체 장치의 도전 패턴 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 연마 장치의 유지 비용을 감소시킬 수 있는 반도체 장치의 도전 패턴 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 연마 공정을 실시하기 전에, 습식 식각 단계를 포함하는 도전 패턴 형성 방법을 제공한다. 이 방법은 도전 패턴을 구비하는 반도체기판을 준비하고, 상기 반도체기판 상에 상기 도전 패턴을 노출시키는 개구부를 갖는 층간절연막 패턴을 형성하고, 상기 층간절연막 패턴 상에 상기 개구부를 채우는 금속막을 형성한 후, 상기 금속막을 습식 식각하는 단계를 포함한다. 이어서, 상기 금속막을 연마하여 상기 개구부를 채우는 금속 패턴을 형성한다. 이때, 상기 금속막을 습식 식각하는 단계는 상기 층간절연막 패턴의 상부면이 노출되지 않도록 실시하는 것을 특징으로 한다.
본 발명의 일 실시예에 따르면, 상기 금속막은 구리를 포함하는 금속으로 형 성한다.
이 실시예에 따르면, 상기 금속막을 형성하는 단계는 상기 개구부의 내벽을 덮는 확산방지막을 형성하고, 상기 확산방지막 상에 씨앗층(seed layer)을 형성한 후, 상기 씨앗층 상에 구리막을 형성하는 단계를 포함할 수 있다. 상기 확산 방지막을 형성하는 단계는 물리 기상 증착, 화학 기상 증착, 원자층 증착, 금속유기 화학 기상 증착의 방법들 중의 한가지를 사용할 수 있다. 또한, 상기 확산 방지막은 탄탈륨(Ta), 탄탈륨 질화막(TaN), 티타늄(Ti), 티타늄 질화막(TiN), 텅스텐 질화막(W2N) 및 탄탈륨 실리콘 질화막(TaSiN) 중에서 선택된 적어도 한가지 물질로 형성할 수 있다. 상기 씨앗층을 형성하는 단계는 물리 기상 증착, 화학 기상 증착, 원자층 증착, 금속유기 화학 기상 증착의 방법들 중의 한가지를 사용할 수 있다. 또한, 상기 구리막을 형성하는 단계는 전해 도금(Electrolytic Plating), 무전해 도금(Electroless Plating), 금속 유기 화학 기상 증착(MOCVD) 및 물리 기상 증착(PVD) 중의 적어도 한가지 방법을 사용할 수 있다.
또한, 상기 구리막을 형성하는 단계는 적어도 한 번의 증착 공정 및 적어도 한 번의 열처리 공정을 포함할 수 있다. 이때, 상기 금속막을 습식 식각하는 단계는 불산, 황산, 과수, 순수, tetramethylammonium hydroxide (TMAH) 및 이들의 혼합 용액들 중의 적어도 한가지를 식각액으로 사용하는 것이 바람직하다. 특히, 상기 금속막을 습식 식각하는 단계는 상기 확산방지막이 노출되지 않도록 실시하는 것이 바람직하다.
본 발명의 일 실시예에 따르면, 상기 금속막을 연마하는 단계는 화학-기계적 연마(chemical mechanical polishing) 기술을 이용하되, 상기 반도체기판의 전면에서 상기 층간절연막 패턴의 상부면이 노출되도록 실시한다.
또한, 상기 층간절연막 패턴을 형성하는 단계는 상기 도전 패턴을 갖는 반도체기판 상에 층간절연막을 형성한 후, 상기 금속 패턴이 배치되는 트렌치 및 상기 금속 패턴과 상기 도전 패턴을 연결하는 비아홀을 갖도록, 상기 층간절연막을 패터닝하는 단계를 포함한다. 이를 위하여, 상기 층간절연막은 상기 도전 패턴의 상부면을 차례로 덮는 제 1 식각저지막, 제 1 층간절연막, 제 2 식각저지막 및 제 2 층간절연막으로 구성될 수 있다. 이때, 상기 제 1 및 제 2 식각저지막들은 실리콘 질화막(SiN) 또는 실리콘 카바이드(SiC)중에서 선택된 한가지로 형성하고, 상기 제 1 및 제 2 층간절연막들은 실리콘 산화막(SiO2), FSG 및 Low-k 물질들 중의 적어도 한가지로 형성한다.
상기 층간절연막을 패터닝하는 단계는 소위 Via First Dual Damascene(VFDD)으로 불리는 방법일 수 있다. 이 방법은 상기 도전 패턴 상부에서 상기 제 1 식각저지막이 노출될 때까지 상기 제 2 층간절연막, 상기 제 2 식각저지막 및 상기 제 1 층간절연막을 패터닝한 후, 상기 제 2 층간절연막, 상기 제 2 식각저지막 및 노출된 상기 제 1 식각저지막을 패터닝하는 단계를 포함한다. 이에 따라, 상기 도전 패턴의 상부면을 노출시키는 비아홀 및 상기 제 1 층간절연막의 상부면을 노출시키면서 상기 비아홀을 지나는 트렌치가 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 막, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 막, 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막, 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막 또는 층이 개재될 수도 있다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 도전 패턴 형성 방법을 설명하기 위한 공정 단면도들이다.
도 2를 참조하면, 반도체기판(100)에 복수개의 모오스 트랜지스터들을 형성한다. 상기 트랜지스터들은 상기 반도체기판(100) 상에 형성된 게이트 패턴(110) 및 상기 게이트 패턴(110) 주변의 반도체기판(100) 내에 형성되는 소오스/드레인(120)을 포함한다. 상기 트랜지스터를 포함하는 반도체기판 상에는, 소정 영역에서 상기 소오스/드레인(120)을 노출시키는 콘택홀을 갖는 하부 층간절연막 패턴(130)이 형성된다. 이어서, 상기 콘택홀을 채우면서, 상기 소오스/드레인(120)에 접속하는 콘택 플러그(140)가 형성된다.
도 3을 참조하면, 상기 하부 층간절연막 패턴(130) 상에는, 상기 콘택 플러그(140)에 접속하는 도전 패턴(160)을 형성한다. 상기 도전 패턴(160)을 포함하는 반도체기판 상에는, 소정 영역에서 상기 도전 패턴(160)의 상부면을 노출시키는 개 구부(55)를 갖는 상부 층간절연막 패턴(50)을 형성한다. 상기 상부 층간절연막 패턴(50)은 실리콘 산화막, FSG, SiOC, SOG막 및 다공성 절연막(porous dielectric) 등의 물질들 중의 적어도 한가지로 형성하는 것이 바람직하다.
상기 상부 층간절연막 패턴(50)을 포함하는 반도체기판 전면에, 확산 방지막(60)을 형성한다. 결과적으로, 상기 확산 방지막(60)은 상기 개구부(55)의 측벽, 상기 도전 패턴(160)의 노출된 상부면 및 상기 상부 층간절연막 패턴(50)의 상부면을 덮는다. 이어서, 상기 확산 방지막(60)을 포함하는 반도체기판 전면에 구리막(70)을 형성한다.
상기 구리막(70)은 전해 도금(Electrolytic Plating) 기술을 사용하여 형성하는 것이 바람직하다. 상기 구리 전해 도금 공정은 상기 확산 방지막(60) 상에 구리 씨앗층(seed layer)을 형성한 후, 구리 이온이 용해된 용액 속에서 상기 씨앗층에 전압을 인가함으로써 상기 씨앗층 상에 구리막을 도금하는 단계를 포함한다. 이에 더하여, 상기 도금된 구리막의 저항을 줄이기 위하여, 대략 200℃의 온도에서 수행되는 소정의 열처리 공정을 실시할 수 있다.
RF 소자의 인덕터를 형성하는 본 발명의 한 실시예에 따르면, 상기 구리막(70)은 대략 2 내지 7㎛의 두꺼운 두께로 형성될 수 있다. 이 경우, 상기 구리막(70)의 형성 공정은 적어도 두번의 증착 공정들 및 이들 증착공정들 중간에 상기 열처리 공정을 수행하는 다단계 형성 방법이 사용될 수 있다.
한편, 상기 구리막(70)의 형성 공정은 무전해 도금(Electroless Plating), 금속 유기 화학 기상 증착(MOCVD) 또는 물리 기상 증착(PVD) 중의 한가지 방법이 사용될 수도 있다. 또한, 상기 도전 패턴(160)과 상기 콘택 플러그(140) 사이에는, 도전 라인, 층간절연막 및 플러그를 구비하는 또다른 배선 구조층들이 배치될 수도 있다.
도 4을 참조하면, 상기 확산 방지막(60)이 노출되지 않도록, 즉 상기 상부 층간절연막 패턴(50) 상에 상기 구리막(70)이 잔존하도록, 상기 구리막(70)을 습식 식각한다. 이에 따라, 상기 상부 층간절연막 패턴(50) 상에는 대략 1㎛의 두께를 갖는 잔존 구리막(70')이 형성된다. 상기 잔존 구리막(70')의 두께(h3)는 식각 균일도, 식각 속도 및 공정 효율성 등과 같은 문제(issue)들을 고려하여 대략 0.1 내지 2㎛의 범위 내에서 조정될 수도 있다.
상기 구리막(70)을 습식 식각하는 단계는 불산(Hydrofluoric Acid, HF), 황산(Sulfuric Acid, H2SO4), 과수(hydrogen peroxide, H2O2), 순수(De-ionized water, H2O), tetramethylammonium hydroxide (TMAH) 및 이들의 혼합 용액들 중의 적어도 한가지를 식각액으로 사용할 수 있다. 본 발명의 일 실시예에 따르면, 불산, 과수 및 순수로 구성되는 FPM을 상기 구리막(70)의 식각액으로 사용하였다. 이 FPM을 사용하는 실시예에 따르면, 상기 구리막(70)의 식각 속도는 식각 시간 및 상기 불산의 비율에 비례하였다. 이러한 식각 특성에 따른 공정 파라미터의 조절은 상기 습식 식각 공정의 효율성 및 식각 품질의 개선을 위해 이용될 수 있다. 특히, 습식 식각액을 사용한 구리 식각 공정은 증착된 구리막에 포함된 결함들(defects)을 제거함으로써, 후속 구리막 연마 공정의 품질을 향상 시킬 수 있다.
도 5를 참조하면, 웨이퍼 전체에서 상기 상부 층간절연막 패턴(50)이 노출되도록, 상기 잔존 구리막(70')을 연마한다. 이러한 과도 식각에 의해, 상기 잔존 구리막(70') 및 상기 확산 방지막(60)은 식각되어, 상기 개구부(55)를 채우는 구리 패턴(75) 및 확산 방지막 패턴(65)을 형성한다.
상기 구리막(70)을 연마하는 단계는 화학적-기계적 연마 기술(chemical-mechanical polishing, CMP)을 이용하는 것이 바람직하다. 또한, 상기 구리 패턴(75)을 형성하기 위한 연마 공정은 상기 잔존 구리막(70')을 연마하는 단계 및 상기 확산 방지막(60)을 연마하는 단계를 포함하는 두 단계의 연마 공정인 것이 바람직하다. 이때, 상기 연마 공정은 상기 상부 층간절연막 패턴(50')의 두께(h4)가 최초 증착된 상기 상부 층간절연막(50)의 두께(h1)보다 작아지도록, 실시하는 것이 바람직하다.
이처럼 습식 식각 공정을 포함하는 본 발명의 실시예에 따르면, 두껍게 형성된 구리막을 연마 기술 만을 사용하여 식각하는 경우 발생하는 과도한 식각 시간, 연마 장치의 유지 비용 증가 및 연마 장치의 생산성 저하 등의 문제를 예방할 수 있다. 특히, 습식 식각 공정은 배쓰형(bath-type) 식각 장치를 사용할 수 있기때문에, 수십장의 웨이퍼들을 한번에 처리할 수 있어 상기 과도한 식각 시간을 크게 줄일 수 있다.
도 6 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 장치의 도전 패턴 형성 방법을 설명하기 위한 공정 단면도들이다. 이 실시예는 이중 상감 공정(dual damascene process)을 이용하여 금속 배선을 형성하는 방법에 관한 것으로, 도 2 내지 도 5에서 설명된 실시예와 중복되는, 이에 따라 아래의 설명에서는 생략될, 일부 기술적 내용들을 포함한다.
한편, 아래에서는 Via First Dual Damascene(VFDD) 공정에 대해 설명되지만, 본 발명은 Trench First Dual Damascene(TFDD), Self-Aligned Dual Damascene(SADD) 및 Modified TFDD 등과 같은 다양한 이중 상감 기술들에서도 적용될 수 있다.
도 6을 참조하면, 반도체기판(100)에, 도 2에서 설명한 바에 따라, 게이트 패턴(110), 소오스/드레인(120), 하부 층간절연막 패턴(130) 및 콘택 플러그(140)를 형성한다. 이어서, 상기 콘택 플러그(140)에 연결되는 도전 패턴(160)을 형성한다.
상기 도전 패턴(160)을 포함하는 반도체기판 상에, 제 1 식각저지막(170), 제 1 층간절연막(180), 제 2 식각저지막(190) 및 제 2 층간절연막(200)을 차례로 형성한다. 상기 제 1 및 제 2 식각 저지막들(170, 190)은 실리콘 질화막(SiN) 또는 실리콘 카바이드(SiC) 중의 한가지로 형성하고, 상기 제 1 및 제 2 층간절연막들(180, 200)은 실리콘 산화막(SiO2), FSG, SOG, SiOC 또는 Low-k 물질들 중의 적어도 한가지 형성할 수 있다.
한편, 본 발명이 적용될 수 있는 반도체 소자인, 인덕터(inductor)를 구비하는 RF 소자는 더 높은 품질 인수 Q(quality factor Q)를 얻기 위해, 상기 인덕터를 통상적으로 수 ㎛ 두께의 두꺼운 도전 패턴으로 형성한다. 본 발명에 따르면, 상기 인덕터로 사용되는 도전 패턴은 상기 제 2 층간절연막(200) 내에 배치된다. 따라서, 이 실시예에서, 상기 제 2 층간절연막(200)은 상기 인덕터로 사용되는 도전 패턴의 두께에 상응하는 두께(h1)로 형성된다. 이 두께(h1)는 후속 연마 공정에서의 두께 손실을 고려하여 결정되는 것이 바람직하다.
한편, 상기 RF 소자에 있어서, 상기 인덕터의 두꺼운 두께에 따른 제조 공정에서의 기술적 어려움을 최소화하기 위해, 상기 인덕터는 일반적으로 최상부층에 배치된다. 따라서, 상기 도전 패턴(160)과 상기 콘택 플러그(140) 사이에는, 앞선 실시예에서 설명한 것처럼, 도전 라인, 층간절연막 및 플러그를 구비하는 적어도 하나의 또다른 배선 구조층이 배치될 수도 있다(도시하지 않음).
이에 더하여, 상기 제 1 식각 저지막(170)을 형성하기 전에, 도시한 것처럼, 상기 도전 패턴들(160) 사이를 채우는 절연막 패턴(150)을 형성할 수도 있다. 이때, 상기 제 1 식각 저지막(170)은 상기 절연막 패턴(150) 및 상기 도전 패턴들(160)의 상부면을 덮는다.
도 7을 참조하면, 상기 제 1 식각저지막(170), 상기 제 1 층간절연막(180), 상기 제 2 식각저지막(190) 및 상기 제 2 층간절연막(200)을 패터닝하여, 제 1 식각저지막 패턴(175), 제 1 층간절연막 패턴(185), 제 2 식각저지막 패턴(195) 및 제 2 층간절연막 패턴(205)을 형성한다. 상기 제 1 식각저지막 패턴(175) 및 상기 제 1 층간절연막 패턴(185)은 소정 영역에서 상기 도전 패턴(160)의 상부면을 노출 시키는 비아홀(210)을 형성하고, 상기 제 2 식각저지막 패턴(195) 및 상기 제 2 층간절연막 패턴(205)은 상기 비아홀(210)의 상부를 지나는 트렌치(215)를 형성한다. 상기 트렌치(215)는 후속 공정에서 형성될 배선, 특히 인덕터를 위한 도전 패턴이 배치되는 갭 영역이다.
상기 비아홀(210) 및 상기 트렌치(215)를 형성하는 방법은 다양하게 변형될 수 있으며, 상기 Via First Dual Damascene (VFDD)은 그 일예이다. 상기 VFDD에 대해 더 자세히 살펴보면, 상기 제 2 층간절연막(200), 상기 제 2 식각저지막(190), 상기 제 1 층간절연막(180)을 패터닝하여, 상기 도전 패턴(160)의 상부에서 상기 제 1 식각저지막(170)의 상부면을 노출시키는 비아홀(210)을 형성한다. 즉, 이 단계에서, 상기 비아홀(210)의 하부면에는 상기 제 1 식각저지막(170)이 잔존한다.
이후, 상기 트렌치(215)를 정의하는 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 상기 비아홀(210) 주변의 상기 제 2 층간절연막(200), 상기 제 2 식각저지막(190) 및 상기 비아홀(210) 내에 노출된 상기 제 1 식각저지막(170)을 식각한다. 이에 따라, 상기 도전 패턴(160)을 노출시키는 비아홀(210) 및 상기 비아홀(210)을 지나는 상기 트렌치(215)가 형성된다.
상기 제 1 식각저지막(170)은, 상기 트렌치(215)를 형성하기 위해 상기 제 1 층간절연막(180)을 식각하는 동안, 상기 도전 패턴(160)이 손상되는 것을 예방한다. 이러한 이유로, 상기 제 1 식각저지막(170)은 상기 제 2 식각저지막(190)과 유사한 식각 속도를 갖는 물질로 형성하되, 상기 제 2 층간절연막(200) 및 상기 제 1 층간절연막(180)을 식각하는 공정들에서 사용되는 식각액에 대해서는 낮은 식각 속 도를 갖는 물질로 형성한다.
한편, 구리의 큰 확산도는 잘 알려진 구리와 관련된 또다른 문제로서, 트랜지스터의 특성을 악화시키는 원인이 될 수 있다. 이에 따라, 일반적으로 최종 구조에서, 구리 패턴은 도전성 또는 절연성의 확산 방지막들에 의해 둘러싸이게 된다.
도 8을 참조하면, 상기 트렌치(215) 및 상기 비아홀(210)이 형성된 반도체기판의 전면에, 구리 오염을 방지하기 위한 확산 방지막(220)을 형성한다. 상기 확산 방지막(220)은 상술한 구리의 확산을 방지할 뿐만 아니라, 층분리(layer separation) 및 전자이동(electromigration)을 최소화하기위해, 구리 및 상기 층간절연막들과의 접착력이 우수해야 한다.
이를 위해, 상기 확산 방지막(220)은 탄탈륨(Ta), 탄탈륨 질화막(TaN), 티타늄(Ti), 티타늄 질화막(TiN), 텅스텐 질화막(W2N), 실리콘 질화막 및 탄탈륨 실리콘 질화막(TaSiN) 중에서 선택된 적어도 한가지 물질로 형성한다. 본 발명에 따르면, 상기 확산 방지막(220)은 탄탈륨/탄탈륨 질화막으로 형성하는 것이 바람직하다. 한편, 상기 확산방지막(220)으로 절연성 물질인 실리콘 질화막이 사용되는 경우, 후속 공정에서 상기 도전 패턴(160)의 상부에서 상기 실리콘 질화막을 제거하는 공정이 추가된다.
상기 확산 방지막(220)을 형성하는 방법은 스퍼터링(sputtering)을 포함하는 물리적 기상 증착(physical vapor deposition, PVD)이 사용될 수 있으나, 이에 더하여, 화학 기상 증착(chemical vapor deposition, CVD), 원자층 증착(atomic layer deposition, ALD) 또는 금속 유기 화학 기상 증착(metal organic CVD, MOCVD) 기술을 사용하여 형성될 수도 있다.
한편, 종래 기술에서 설명한 것처럼, 기상 증착 공정은 구리막을 형성하기에 용이하지 않은 방법이다. 이러한 제약을 극복하기 위해, 상기 이중 상감 공정은 통상적으로 전해 도금 기술을 이용한다. 상기 전해 도금 기술은 반도체기판 상에 전극으로 사용될 씨앗층을 형성한 후, 전기 분해를 이용하여 상기 씨앗층 상에 구리막을 형성하는 단계를 포함한다.
이러한 전해 도금 기술을 사용하는 본 발명에 따르면, 상기 확산 방지막(220) 상에 씨앗층(230)을 형성한다. 상기 씨앗층(230)을 형성하는 방법은 물리 기상 증착, 화학 기상 증착, 원자층 증착 및 금속유기 화학기상증착 등의 기술들 중의 한가지가 사용될 수 있다.
한편, 구리막을 무전해 도금 방식으로 형성하는 방법도 가능한데, 이 경우, 상기 씨앗층(230)을 형성하지 않을 수도 있다. 또한, 무전해 도금 방식에 따르면, 상기 확산 방지막(220)으로는 텅스텐 질화막(W2N)을 사용할 수도 있다.
도 9를 참조하면, 상기 씨앗층(230) 상에 구리막(240)을 형성한다. 상기 구리막(240)은 상술한 것처럼 상기 씨앗층(230)을 전극으로 사용하는 전해 도금 방식에 의해 형성되는 것이 바람직한데, 상기 무전해 도금 기술에 의해 형성될 수도 있다.
한편, 통상적인 반도체 소자는 커패시터 등과 같이 폭이 넓은, 즉 종횡비(aspect ratio)가 작은 트렌치를 구비할 수 있으며, 이 경우 종횡비가 큰 트렌치를 매립하기에 적합한 두께로 형성된 구리막은 상기 작은 종횡비의 트렌치를 채우지 못할 수도 있다. 이러한 점을 고려하여, 상기 구리막(240)은 다양한 크기의 트렌치(215)들을 완전히 채우도록 충분한 두께로 형성된다. 특히, 인덕터를 갖는 RF 소자의 경우, 앞선 실시예에서 설명한 것처럼, 상기 구리막(240)의 두께(h2)는 두껍게, 예를 들면 2 내지 7㎛로 형성될 수 있다.
이처럼 두꺼운 구리막(240)을 형성하는 방법은 적어도 두번의 증착 단계들 및 이들 사이에 실시되는 열처리(anneal) 단계를 포함할 수 있다. 첫번째 증착 단계는 상기 전해 도금 기술을 사용하고, 두번째 증착 공정은 전해 도금, 무전해 도금, 금속유기 화학기상증착 또는 물리 기상 증착 기술 중의 한가지를 사용하는 것이 바람직하다. 상기 열처리 단계는 상기 첫번째 증착 단계에서 증착된 구리막을 결정화시키어, 저항을 감소시킨다. 또한, 상기 두번째 증착 단계에서 증착되는 구리막은 상기 열처리된 구리막 상에서 결정 구조를 가지면서 성장될 수 있다. 이 경우, 상기 두번째 증착 공정을 실시한 후, 추가적인 열처리를 실시할 필요가 없다.
도 10을 참조하면, 상기 씨앗층(230)이 노출되지 않도록, 상기 구리막(240)을 습식 식각하여 잔존 구리막(240')을 형성한다. 즉, 상기 잔존 구리막(240')은 상기 상부 층간절연막 패턴(205) 상에 상기 구리막(240)이 잔존하도록 식각된다. 이때, 상기 잔존 구리막(240')의 두께는 대략 0.1 내지 2.0㎛의 범위에 포함되는 것이 바람직하다. 상기 구리막(240)을 습식 식각하는 방법은 앞선 실시예와 동일하 다.
한편, 상기 습식 식각 공정에서 상기 확산 방지막(220) 또는 상기 씨앗층(230)이 노출될 경우, 사용되는 식각액은 상기 확산방지막(220), 상기 씨앗층(230) 또는 상기 구리막(240)의 부식(corrosion)과 같은 화학적 손상을 유발한다. 이러한 화학적 손상은 상기 식각액으로 과수(H2O2)가 포함된 FPM을 사용할 경우 더욱 심해진다. 또한, 상기 습식 식각 공정은 상기 구리막(240)에 포함된 결함을 제거하고, 그 상부면을 어느정도 평탄화시킬 수 있다. 하지만, 상기 습식 식각 공정은 본질적으로 등방성 식각 특성을 갖기때문에, 상기 습식 식각 공정 만으로는 완전한 평탄도를 갖는 결과물을 형성할 수 없다. 따라서, 상술한 것처럼, 상기 습식 식각 공정은 상기 구리막(240')이 상기 상부 층간절연막 패턴(205) 상에 잔존하도록 실시된다. 이때 잔존하는 구리막(240')은 우수한 평탄도를 제공할 수 있는 연마 공정에서 평탄하게 식각된다.
도 11을 참조하면, 상기 상부 층간절연막 패턴(205)이 노출될 때까지 상기 잔존 구리막(240')을 연마함으로써, 상기 트렌치(215)의 내벽을 차례로 덮는 확산 방지막 패턴(225), 씨앗층 패턴(235) 및 구리 패턴(245)을 형성한다. 상기 잔존 구리막(240')의 연마 공정은 화학적-기계적 연마(chemical-mechanical polishing, CMP) 기술을 사용하여 실시하는 것이 바람직하다. 이때, 상기 연마 공정은 상기 상부 층간절연막 패턴(205)의 두께(h4)가 최초 증착된 상기 상부 층간절연막(200)의 두께(h1)보다 작아지도록, 실시하는 것이 바람직하다. 상기 연마 공정과 관련한, 이 외의 내용은 앞선 실시예와 동일하므로 이에 대한 상세한 설명은 생략한다.
한편, 상기 습식 식각 공정에 의해 상기 구리막(240)의 두께가 줄었기 때문에, 상기 연마 공정에 소요되는 시간이 감소된다. 또한, 상기 습식 식각 공정에 의해, 상기 증착된 구리막(240)에 포함된 결함을 제거됨으로써, 연마 공정의 품질을 개선할 수 있다. 이러한 품질 개선은 상기 결함 제거에 따른 연마 패드의 손상이 예방에 연관될 수도 있다. 이에 더하여, 연마 공정의 부담이 줄어들기 때문에, 소모된 연마 패드의 교체와 같은 연마 장치의 유지/보수를 최소화할 수 있다.
본 발명에 따르면, 도전막을 증착한 후, 상기 도전막을 습식 식각하는 단계 및 연마하는 단계를 포함하는 도전 패턴의 형성 방법을 제공한다. 상기 습식 식각의 단계는 증착 공정에서의 결함을 제거함으로써 후속 연마 공정의 품질을 개선시킨다. 이에 더하여, 상기 습식 식각은 두꺼운 도전막의 두께를 줄임으로써, 후속 연마 공정의 부담을 줄인다. 그 결과, 연마 품질은 개선하면서, 효율적이며 생산성있는 연마 장치의 유지가 가능하다.

Claims (16)

  1. 도전 패턴을 구비하는 반도체기판을 준비하는 단계;
    상기 반도체기판 상에, 상기 도전 패턴을 노출시키는 개구부를 갖는 층간절연막 패턴을 형성하는 단계;
    상기 층간절연막 패턴 상에, 상기 개구부를 채우는 금속막을 형성하는 단계;
    상기 금속막을 습식 식각하는 단계; 및
    상기 금속막을 연마하여, 상기 개구부를 채우는 금속 패턴을 형성하는 단계를 포함하되,
    상기 금속막을 습식 식각하는 단계는 상기 층간절연막 패턴의 상부면이 노출되지 않도록 실시하는 것을 특징으로 하는 반도체 장치의 도전 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 금속막은 구리를 포함하는 금속으로 형성하는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  3. 제 2 항에 있어서,
    상기 금속막을 형성하는 단계는
    상기 개구부의 내벽을 덮는 확산방지막을 형성하는 단계;
    상기 확산방지막 상에 씨앗층(seed layer)을 형성하는 단계; 및
    상기 씨앗층 상에 구리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  4. 제 3 항에 있어서,
    상기 확산 방지막을 형성하는 단계는 물리 기상 증착, 화학 기상 증착, 원자층 증착, 금속유기 화학 기상 증착의 방법들 중의 한가지를 사용하는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  5. 제 3 항에 있어서,
    상기 확산 방지막은 탄탈륨(Ta), 탄탈륨 질화막(TaN), 티타늄(Ti), 티타늄 질화막(TiN), 텅스텐 질화막(W2N) 및 탄탈륨 실리콘 질화막(TaSiN) 중에서 선택된 적어도 한가지 물질로 형성되는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  6. 제 3 항에 있어서,
    상기 씨앗층을 형성하는 단계는 물리 기상 증착, 화학 기상 증착, 원자층 증착, 금속유기 화학 기상 증착의 방법들 중의 한가지를 사용하는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  7. 제 3 항에 있어서,
    상기 구리막을 형성하는 단계는 전해 도금(Electrolytic Plating), 무전해 도금(Electroless Plating), 금속 유기 화학 기상 증착(MOCVD) 및 물리 기상 증착(PVD) 중의 적어도 한가지 방법을 사용하는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  8. 제 3 항에 있어서,
    상기 구리막을 형성하는 단계는 적어도 한 번의 증착 공정 및 적어도 한 번의 열처리 공정을 포함하는 다단계 형성 방법을 사용하는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  9. 제 1 항에 있어서,
    상기 금속막은 2 내지 7㎛의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  10. 제 1 항에 있어서,
    상기 금속막을 습식 식각하는 단계는 불산, 황산, 과수, 순수, tetramethylammonium hydroxide (TMAH) 및 이들의 혼합 용액들 중의 적어도 한가지를 식각액으로 사용하는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  11. 제 3 항에 있어서,
    상기 금속막을 습식 식각하는 단계는 상기 확산방지막이 노출되지 않도록 실시하는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  12. 제 1 항 또는 제 11 항에 있어서,
    상기 금속막을 습식 식각하는 단계는 상기 층간절연막 상에 상기 금속막이 0.1 내지 2.0㎛의 두께로 잔존하도록 실시하는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  13. 제 1 항에 있어서,
    상기 금속막을 연마하는 단계는 화학-기계적 연마(chemical mechanical polishing) 기술을 이용하되,
    상기 반도체기판의 전면에서 상기 층간절연막 패턴의 상부면이 노출되도록 실시하는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  14. 제 1 항에 있어서,
    상기 층간절연막 패턴을 형성하는 단계는
    상기 도전 패턴을 갖는 반도체기판 상에 층간절연막을 형성하는 단계; 및
    상기 금속 패턴이 배치되는 트렌치 및 상기 금속 패턴과 상기 도전 패턴을 연결하는 비아홀을 갖도록, 상기 층간절연막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  15. 제 14 항에 있어서,
    상기 층간절연막을 형성하는 단계는 상기 도전 패턴의 상부면을 차례로 덮는 제 1 식각저지막, 제 1 층간절연막, 제 2 식각저지막 및 제 2 층간절연막을 형성하는 단계를 포함하되,
    상기 제 1 및 제 2 식각저지막들은 실리콘 질화막(SiN) 또는 실리콘 카바이드(SiC)중에서 선택된 한가지로 형성하고,
    상기 제 1 및 제 2 층간절연막들은 실리콘 산화막(SiO2), FSG 및 Low-k 물질들 중의 적어도 한가지로 형성하는 것을 특징으로 하는 반도체 장치의 금속 패턴 형성 방법.
  16. 제 15 항에 있어서,
    상기 층간절연막을 패터닝하는 단계는
    상기 도전 패턴 상부에서 상기 제 1 식각저지막이 노출될 때까지, 상기 제 2 층간절연막, 상기 제 2 식각저지막 및 상기 제 1 층간절연막을 패터닝하는 단계; 및
    상기 제 2 층간절연막, 상기 제 2 식각저지막 및 노출된 상기 제 1 식각저지막을 패터닝하여, 상기 도전 패턴의 상부면을 노출시키는 비아홀 및 상기 제 1 층 간절연막의 상부면을 노출시키면서 상기 비아홀을 지나는 트렌치를 형성하는 단계를 포함하는 반도체 장치의 금속 패턴 형성 방법.
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