JP3236793B2 - キャパシタを有する半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャパシタを有す
る半導体記憶装置およびその製造方法に関し、より特定
的には、高誘電率材料を含むキャパシタ誘電体層を１対
の電極で挟んでなるキャパシタを有する半導体記憶装置
およびその製造方法に関するものである。

【０００２】

【従来の技術】近年、コンピュータなどの情報機器の目
ざましい普及によって、半導体記憶装置の需要が急速に
拡大している。また機能的には、大規模な記憶容量を有
し、かつ高速動作が可能なものが要求されている。これ
に伴って、半導体記憶装置の高集積化および高速応答性
あるいは高信頼性に関する技術開発が進められている。

【０００３】半導体記憶装置の中で、記憶情報のランダ
ムな入出力が可能なものとして、ＤＲＡＭ（Dynamic Ra
ndom Access Memory）が一般的に知られている。このＤ
ＲＡＭは、多数の記憶情報を蓄積する記憶領域であるメ
モリセルアレイと、外部との入出力に必要な周辺回路と
から構成されている。

【０００４】このように構成されるＤＲＡＭの半導体チ
ップ上において、メモリセルアレイは大きな面積を占め
ている。また、このメモリセルアレイには、単位記憶情
報を蓄積するためのメモリセルがマトリックス状に複数
個配列されて形成されている。このメモリセルは、通常
１個のＭＯＳ（Metal Oxide Semiconductor ）トランジ
スタと、これに接続された１個のキャパシタとから構成
されており、１トランジスタ１キャパシタ型のメモリセ
ルとして広く知られている。このような構成を有するメ
モリセルは、その構造が簡単なためメモリセルアレイの
集積度を向上させることが容易であり、大容量のＤＲＡ
Ｍに広く用いられている。

【０００５】ＤＲＡＭの高集積化を１Ｇｂｉｔ（ギガビ
ット）に代表されるＧｂｉｔ級へと押し進めた場合、メ
モリセルサイズの縮小が余儀なくされる。このメモリセ
ルサイズの縮小に伴って、キャパシタの平面的な占有面
積も同時に縮小される。そのため、キャパシタに蓄えら
れる電荷量（１ビットのメモリセルに蓄えられる電荷
量）が低下することになり、記憶領域としてのＤＲＡＭ
の動作が不安定なものとなり、信頼性が低下する。

【０００６】かかるＤＲＡＭの動作の不安定化を防止す
るため、限られた平面占有面積内においてキャパシタの
容量を増加させる必要がある。その手段の１つとして、
キャパシタ誘電体層に、いわゆる高誘電率材料と呼ばれ
る材料を採用する方法が検討されている。ここで高誘電
率材料とは、一般にシリコン酸化膜の数倍から数百倍の
誘電率を有する材料であり、この高誘電率材料をキャパ
シタ誘電体層に用いることにより、キャパシタの形状を
比較的単純な形状に維持したまま、容易に容量の増加を
図ることが可能となる。

【０００７】なお、この高誘電率材料と呼ばれる材料の
一例としては、チタン酸バリウムストロンチウム（（Ｂ
ａ，Ｓｒ）ＴｉＯ₃ ：ＢＳＴ）、酸化タンタル（Ｔａ₂
Ｏ₅）、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
₃ ：ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃ ：ＰＬＺＴ）、チタン酸
ストロンチウム（ＳｒＴｉＯ₃ ：ＳＴＯ）、チタン酸バ
リウム（ＢａＴｉＯ₃ ：ＢＴＯ）等が挙げられる。

【０００８】以下、キャパシタ誘電体層に高誘電率材料
を用いた従来のメモリセル構造について説明する。

【０００９】図１３は、従来の半導体記憶装置の構成を
概略的に示す断面図である。図１３を参照して、素子分
離絶縁層１３によって分離されたシリコン基板１１の領
域には、ＭＯＳトランジスタ２０が形成されている。

【００１０】ＭＯＳトランジスタ２０は、１対のソース
／ドレイン領域１５と、ゲート絶縁層１７と、ゲート電
極層１９とを有している。１対のソース／ドレイン領域
１５は、互いに距離を隔ててシリコン基板１１の表面に
形成されている。このソース／ドレイン領域１５は、低
不純物濃度領域１５ａと高不純物濃度領域１５ｂとから
なるＬＤＤ（Lightly Doped Drain ）構造を有してい
る。ゲート電極層１９は、１対のソース／ドレイン領域
１５に挟まれる領域上にゲート絶縁層１７を介在して形
成されている。

【００１１】ゲート電極層１４の周囲は絶縁層２１で覆
われており、またソース／ドレイン領域１５の一方に
は、ビット線２３が電気的に接続されている。このビッ
ト線２３を覆うように絶縁層２５が形成されている。そ
してＭＯＳトランジスタ２０、ビット線２３などを覆う
ように層間絶縁層２７が形成されている。この層間絶縁
層２７には、ソース／ドレイン領域１５の他方に達する
コンタクトホール２７ａが形成されている。このコンタ
クトホール２７ａを埋込むようにプラグ層９が形成され
ており、このプラグ層９を通じてソース／ドレイン領域
１５と電気的に接続するようにキャパシタ１１０が形成
されている。

【００１２】キャパシタ１１０は、ストレージノード１
０１と、キャパシタ誘電体層１０３と、セルプレート１
０５とを有している。ストレージノード１０１は、層間
絶縁層２７上に形成され、かつバリア層７を介在してプ
ラグ層９と電気的に接続されている。キャパシタ誘電体
層１０３は、上述したいわゆる高誘電率材料よりなって
おり、ストレージノード１０１を覆うように形成されて
いる。セルプレート１０５は、このキャパシタ誘電体層
１０３を介在してストレージノード１０１と対向するよ
うに形成されている。

【００１３】このキャパシタ１１０を覆うように層間絶
縁層３１が形成されており、その層間絶縁層３１上に、
所望の形状にパターニングされた導電層３３が形成され
ている。またこの導電層３３を覆うように層間絶縁層３
５が形成されており、この層間絶縁層３５上に所定の形
状にパターニングされた導電層３７が形成されている。

【００１４】キャパシタ誘電体層１０３に高誘電率材料
を用いた場合には、ストレージノード１０１の材料に
は、酸化物を作りにくく、酸化物となっても導電性を維
持でき、かつキャパシタ誘電体層１０３のペロブスカイ
ト構造を得やすい材料が求められる。これらの特性を満
たす材料として、Ｒｕ（ルテニウム）、Ｉｒ（イリジウ
ム）、Ｒｅ（レニウム）、Ｐｔ（白金）、Ｐｄ（パラジ
ウム）、Ｒｈ（ロジウム）などが選ばれる。

【００１５】そしてこの場合、ストレージノード１０１
とセルプレート１０５との電気的特性の非対称性をなく
すために、セルプレート１０５にはストレージノード１
０１と同じ材質が用いられることが好ましい。

【００１６】従来の半導体記憶装置の製造方法では、ス
トレージノード１０１とセルプレート１０５とを上述の
材質で形成する場合、ストレージノード１０１とセルプ
レート１０５とは、あらかじめ高真空（１０^-6Ｔｏｒｒ
程度）に排気したチャンバーでスパッタリングにより成
膜される。

【００１７】

【発明が解決しようとする課題】従来の半導体記憶装置
の製造方法では、上述したように、ストレージノード１
０１などのスパッタリング時にはチャンバ内は高真空の
状態とされる。しかし、その成膜用のチャンバ内は、完
全に真空の状態にはなっておらず、酸素などが残留して
いる。このため、スパッタリングにより成膜する際、ス
トレージノード１０１やセルプレート１０５中に酸素が
取込まれてしまう。取込まれた酸素は、ストレージノー
ド１０１などのＲｕと反応して高抵抗のＲｕ酸化物を形
成する。これにより、ストレージノード１０１やセルプ
レート１０５の導電性が低下し、電極１０１，１０５の
低抵抗化が困難になるという問題点があった。

【００１８】またストレージノード１０１などに酸素が
取込まれると、ストレージノード１０１などには膨張し
ようとする力、つまり圧縮応力が働くことになる。この
圧縮応力がかかった状態でキャパシタ誘電体層１０３が
成膜されると、その成膜時の加熱温度により、ストレー
ジノード１０１が変形する（歪む）。キャパシタ誘電体
層１０３の成膜時にストレージノード１０１が変形する
ため、キャパシタ誘電体層１０３には格子歪が生じる。
この格子歪により、キャパシタ誘電体層１０３中での原
子の移動が妨げられ、誘電体層の分極量が小さくなり、
キャパシタ誘電体層１０３の誘電率が低くなる。よっ
て、キャパシタ容量が低下し、Ｇｂｉｔ級でのＤＲＡＭ
の動作が不安定になるという問題点もあった。

【００１９】加えて、従来の方法で形成されるストレー
ジノード１０１やセルプレート１０５では、結晶粒が不
均一に、かつ大きく成長する。このため、キャパシタの
電気特性や電極のパターニング時における加工性が損な
われてしまうという問題点もあった。

【００２０】それゆえ、本発明の目的は、低抵抗化が容
易で、圧縮応力が小さく、かつ結晶粒が均一な電極を含
むキャパシタを有する半導体記憶装置およびその製造方
法を提供することである。

【００２１】

【課題を解決するための手段】本発明のキャパシタを有
する半導体記憶装置の製造方法は、高誘電率材料を含む
キャパシタ誘電体層を第１および第２の電極で挟んでな
るキャパシタを有する半導体記憶装置の製造方法であっ
て、第１および第２の電極の少なくともいずれかは、
０．１体積％以上４体積％以下の水素を含むガス中でス
パッタ蒸着法により、Ｒｕ、Ｉｒ、Ｒｅ、Ｐｔ、Ｐｄ、
Ｒｈよりなる群から選ばれた１種以上の材料よりなるよ
うに形成される。

【００２２】

【００２３】上記局面においては好ましくは、キャパシ
タ誘電体層はペロブスカイト構造を有するように形成さ
れる。

【００２４】上記局面において好ましくは、キャパシタ
誘電体層に含まれる高誘電率材料は、チタン酸バリウム
ストロンチウム、酸化タンタル、チタン酸ジルコン酸
鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ストロン
チウム、チタン酸バリウムよりなる群から選ばれた１種
以上の材料より形成される。

【００２５】本発明の１の局面に従うキャパシタを有す
る半導体記憶装置は、高誘電率材料を含むキャパシタ誘
電体層を第１および第２の電極で挟んでなるキャパシタ
を有する半導体記憶装置であって、第１および第２の電
極の少なくともいずれかが、Ｒｕ、Ｉｒ、Ｒｅ、Ｐｔ、
Ｐｄ、Ｒｈよりなる群から選ばれた１種以上の材料より
なり、水素を０．０１ａｔｍ％以上１ａｔｍ％以下含ん
でいる。

【００２６】本発明の他の局面に従うキャパシタを有す
る半導体記憶装置は、高誘電率材料を含むキャパシタ誘
電体層を第１および第２の電極で挟んでなるキャパシタ
を有する半導体記憶装置であって、第１および第２の電
極の少なくともいずれかが、Ｒｕ、Ｉｒ、Ｒｅ、Ｐｔ、
Ｐｄ、Ｒｈよりなる群から選ばれた１種以上の材料より
なり、窒素を０．０１ａｔｍ％以上１ａｔｍ％以下含ん
でいる。

【００２７】上記局面において好ましくは、キャパシタ
誘電体層はペロブスカイト構造を有している。

【００２８】上記局面において好ましくは、キャパシタ
誘電体層に含まれる高誘電率材料は、チタン酸バリウム
ストロンチウム、酸化タンタル、チタン酸ジルコン酸
鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ストロン
チウム、チタン酸バリウムよりなる群から選ばれた１種
以上の材料よりなっている。

【００２９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。

【００３０】実施の形態１ 図１は、本発明の実施の形態１における半導体記憶装置
の構成を概略的に示す断面図である。図１を参照して、
素子分離絶縁層１３によって分離されたシリコン基板１
１の表面には、ＭＯＳトランジスタ２０が形成されてい
る。

【００３１】ＭＯＳトランジスタ２０は、１対のソース
／ドレイン領域１５と、ゲート絶縁層１７と、ゲート電
極層１９とを有している。１対のソース／ドレイン領域
１５は、互いに距離を隔ててシリコン基板１１の表面に
形成されている。このソース／ドレイン領域１５は、低
不純物濃度領域１５ａと高不純物領域の１５ｂとからな
るＬＤＤ構造を有している。ゲート電極層１９は、たと
えばドープト多結晶シリコンよりなり、１対のソース／
ドレイン領域１５に挟まれる領域上にゲート絶縁層１７
を介在して形成されている。

【００３２】ゲート電極層１９の周囲は、たとえばシリ
コン酸化膜よりなる絶縁層２１で覆われており、またソ
ース／ドレイン領域の一方には、たとえばドープト多結
晶シリコンよりなるビット線２３が電気的に接続されて
いる。このビット線２３の周囲は、たとえばシリコン酸
化膜よりなる絶縁層２５で覆われている。そしてＭＯＳ
トランジスタ２０、ビット線２３等を覆うように上部表
面が平坦化された、たとえばＢＰＳＧ（Boron-doped Ph
ospho-Silicate Glass）よりなる層間絶縁層２７が形成
されている。この層間絶縁層２７には、ソース／ドレイ
ン領域１５の他方に達するコンタクトホール２７ａが形
成されている。このコンタクトホール２７ａを埋込むよ
うに、たとえばドープト多結晶シリコンよりなるプラグ
層９が形成されており、このプラグ層９を通じてソース
／ドレイン領域１５と電気的に接続するようにキャパシ
タ１０が形成されている。

【００３３】キャパシタ１０は、ストレージノード１
と、キャパシタ誘電体層３と、セルプレート５とを有し
ている。ストレージノード１は、層間絶縁層２７上に形
成され、かつバリア層７を介在してプラグ層９と電気的
に接続されている。バリア層７は、たとえば窒化チタン
の単層構造、または窒化チタンとチタンとの２層構造、
またはチタンと窒化チタンとチタンとの３層構造により
形成されている。キャパシタ誘電体層３は、上述したい
わゆる高誘電率材料よりなっており、ストレージノード
１を覆うように形成されている。セルプレート５は、こ
のキャパシタ誘電体層３を介在してストレージノード１
と対向するように形成されている。

【００３４】ストレージノード１とセルプレート５と
は、たとえば水素を０．０１ａｔｍ％以上１ａｔｍ％以
下含むＲｕ金属よりなっている。

【００３５】このキャパシタ１０を覆うように層間絶縁
層３１が形成され、その層間絶縁層３１上にパターニン
グされた導電層３３が形成されている。この導電層３３
上に層間絶縁層３５が形成され、この層間絶縁層３５上
にパターニングされた導電層３７が形成されている。こ
の導電層３３および３７は、たとえばアルミニウムを含
む材料よりなっている。

【００３６】次に、本実施の形態の製造方法について説
明する。図２〜図６は、本発明の実施の形態１における
半導体記憶装置の製造方法を工程順に示す概略断面図で
ある。まず図２を参照して、シリコン基板１１の表面に
たとえばＬＯＣＯＳ（Local Oxidation of Silicon）法
などにより分離絶縁層１３が形成される。

【００３７】そしてシリコン基板１１の表面にゲート絶
縁層１７を介在してゲート電極層１９が形成される。こ
のゲート電極層１９などをマスクとしてイオン注入を施
すことにより、比較的低濃度の不純物領域１５ａが形成
される。ゲート電極層１９を覆うように絶縁層２１が形
成される。この絶縁層２１などをマスクとしてイオン注
入を施すことにより比較的高濃度の不純物領域１５ｂが
形成される。この比較的低濃度および比較的高濃度の不
純物領域１５ａ、１５ｂによりＬＤＤ構造のソース／ド
レイン領域１５が形成される。このようにしてＭＯＳト
ランジスタ２０が形成される。

【００３８】ソース／ドレイン領域１２の一方と接する
ようにビット線２３が絶縁層２１上を延在するように形
成される。このビット線２３を覆うように絶縁層２５が
形成される。ビット線２３、ＭＯＳトランジスタ２０な
どを覆うようにたとえばＢＰＳＧ膜よりなる層間絶縁層
２７が、シリコン基板１１の表面全面に形成された後、
平坦化処理される。

【００３９】通常の写真製版技術およびエッチング技術
により、この層間絶縁層２７に、ソース／ドレイン領域
１５に達するコンタクトホール２７ａが開口される。そ
の後、コンタクトホール２７ａを埋込むように層間絶縁
層２７上に導電層が形成され、この導電層に全面エッチ
バックが施されて、コンタクトホール２７ａ内を埋込む
プラグ層９が形成される。

【００４０】図３を参照して、層間絶縁層２７上に、た
とえば窒化チタンよりなるバリア層７と，Ｒｕ金属より
なるストレージノード用導電層１とが順次積層される。
ここで、ストレージノード用導電層１は、たとえば０．
１体積％以上４体積％以下の水素を含むガス中でスパッ
タリングすることにより形成される。このように形成さ
れたストレージノード用導電層１は、たとえば水素を
０．０１ａｔｍ％以上１ａｔｍ％以下含むＲｕ金属より
なる。

【００４１】図４を参照して、ストレージノード用導電
層１上に、通常の写真製版技術により所定の形状でレジ
ストパターン４１が形成される。このレジストパターン
４１をマスクとしてストレージノード用導電層１とバリ
ア層７とが順次エッチングされ、所望の形状を有するス
トレージノード１が形成される。この後、レジストパタ
ーン４１が除去される。

【００４２】図５を参照して、パターニングされたスト
レージノード１を覆うように高誘電率材料よりなるキャ
パシタ誘電体層３が形成される。

【００４３】図６を参照して、このキャパシタ誘電体層
３を介在してストレージ１と対向するようにセルプレー
ト５が、たとえば０．１体積％以上４体積％以下の水素
を含むガス中でスパッタリングされることにより形成さ
れる。このように形成されるセルプレート５は、たとえ
ば水素を０．０１ａｔｍ％以上１ａｔｍ％以下含むＲｕ
金属よりなる。

【００４４】この後、図１に示すように層間絶縁層３
１、導電層３３、層間絶縁層３５および導電層３７が、
この順で形成されて、半導体記憶装置が完成する。

【００４５】次に本願発明者が行なった実験について説
明する。本願発明者は、ガス中に水素を含む条件および
水素を含まない条件でスパッタリングした各電極に対し
て、抵抗値、応力値および平均粒径を調べるための実験
を行なった。その実験の方法および結果について以下に
示す。

【００４６】（１） 電極の比抵抗について シリコン基板上にゲート酸化膜５００ｎｍを形成した後
スパッタリングによりＲｕ膜を４００℃で２００ｎｍの
膜厚で成膜した。このＲｕ膜のシート抵抗値から比抵抗
を計算した。これにより得られた比抵抗と水素添加量と
の関係を図７に示す。

【００４７】図７を参照して、スパッタガス中の水素の
添加量が０体積％（以下、水素無添加と称する）の場合
のＲｕ膜の比抵抗が１０μΩ・ｃｍであった。これに対
して、水素を０．１体積％添加することでＲｕ膜の比抵
抗は８．６μΩ・ｃｍとなり、水素無添加の場合より１
５％減少した。またスパッタガス中の水素添加量を増や
していくとそれに伴って比抵抗が低下した。

【００４８】また水素添加量が０．０５体積％では比抵
抗が９．８μΩ・ｃｍで水素無添加のものとほとんど変
化はなかった。一方、水素添加量が４体積％、５体積％
の双方とも、比抵抗が７．６μΩ・ｃｍであり、双方に
おいて差が認められなかった。

【００４９】以上の結果より比抵抗に関してのスパッタ
ガス中への効果的な水素添加量は０．１体積％以上４体
積％以下であることがわかった。

【００５０】この結果は、水素添加による還元反応によ
って、成膜チャンバ中の残留ガス成分のうち酸素のＲｕ
膜中への混入や、残留酸素によるＲｕの酸化反応を抑制
できたことによるものと考えられる。

【００５１】なお、Ｒｕのバルクの比抵抗は７．４６μ
Ω・ｃｍ（理化学辞典）、ＣＶＤにより成膜されたＲｕ
膜の比抵抗は１６．９μΩ・ｃｍ（J Electrochem Soc,
132, pp 2677-2685）である。

【００５２】（２） 電極のコンタクト抵抗について 次に、図１においてバリア層７をチタン（Ｔｉ）膜と窒
化チタン（ＴｉＮ）膜との積層構造とし、そのバリア層
７上にスパッタリングによりＲｕ膜を形成した。具体的
にはＲｕ（２００ｎｍ）１／ＴｉＮ（３５ｎｍ）７／Ｔ
ｉ（１０ｎｍ）７／多結晶シリコン９構造を作製し、そ
の構造における１μｍ□のサイズのコンタクト抵抗測定
用パターンを４端子法で測定した。これにより得られた
コンタクト抵抗と水素添加量との関係を図８に示す。

【００５３】図８を参照して、水素無添加の場合のコン
タクト抵抗が４５Ωであったのに比べ、水素を０．１体
積％添加した場合にはコンタクト抵抗は３８Ωとなり、
水素無添加の場合より１５％減少した。また、スパッタ
ガス中の水素添加量が多くなるほど、Ｒｕのコンタクト
抵抗も減少した。

【００５４】また水素添加量が０．０５体積％では、コ
ンタクト抵抗が４４Ωで水素無添加のものとほとんど変
化はなかった。一方、水素添加量が４体積％、５体積％
の双方とも、コンタクト抵抗が２３Ω前後（それぞれ２
３Ω、２２．５Ω）で、双方において差が認められなか
った。

【００５５】以上の結果より、コンタクト抵抗に関して
のスパッタガス中への効果的な水素添加量は０．１体積
％以上４体積％以下であることがわかった。

【００５６】この結果は、水素添加による還元反応によ
って、成膜チャンバ中の残留ガス成分のうち酸素のＲｕ
膜中への混入や、残留酸素によるＲｕの酸化反応を抑制
できたことによると同時に、スパッタリング時の水素プ
ラズマがコンタクト抵抗を増大させる自然酸化物などを
還元し多結晶シリコン表面のクリーニング効果をもたら
すことによるものと考えられる。

【００５７】（３） 電極の応力について シリコン基板上にスパッタリングによりＲｕ膜を４００
℃で３００ｎｍの膜厚で成膜し、得られたウェハの反り
量からＲｕ膜の応力を計算した。これにより得られた応
力と水素添加量との関係を図９に示す。なお図９に示さ
れている応力値は、Ｒｕ膜内の圧縮応力値を示してい
る。

【００５８】図９を参照して、水素無添加の場合の応力
値が３．０×１０^-9ｄｙｎ／ｃｍ²であったのに比べ、
水素を０．１体積％添加した場合には圧縮応力が２．３
×１０^-9ｄｙｎ／ｃｍ² となり減少した。

【００５９】また水素添加量が０．０５体積％では応力
値は２．９×１０^-9ｄｙｎ／ｃｍ²で、水素無添加のも
のとほとんど変化はなかった。一方、水素添加量が４体
積％の場合には、応力値が２．７×１０^-9ｄｙｎ／ｃｍ
² で水素無添加のものと比べ若干であるが圧縮応力が低
くなっていた。また水素添加量が５体積％の場合には、
圧縮応力値が４．０×１０^-9ｄｙｎ／ｃｍ² となり、水
素無添加のものよりも圧縮応力が大きくなり逆効果とな
っていることがわかった。

【００６０】以上の結果より、応力に関してのスパッタ
ガス中への効果的な水素添加量は０．１体積％以上４体
積％以下であることがわかった。

【００６１】この結果は、水素添加による還元反応によ
って、成膜チャンバ中の残留ガス成分のうち酸素のＲｕ
膜中への混入や、残留酸素によるＲｕの酸化反応を抑制
できたことによるものと考えられる。酸素原子の大きさ
は水素原子に比べ大きいし、またＲｕ酸化物になるとＲ
ｕの場合よりも体積が増大するからである。また、水素
を５体積％以上添加した場合には、水素混入による膜応
力の増大が顕著になるため、水素無添加の場合よりも圧
縮応力が大きくなったものと考えられる。

【００６２】（４） 電極の平均粒径について シリコン基板上にスパッタリングによりＲｕ膜を４００
℃で２００ｎｍの膜厚で成膜し、Ｒｕ膜表面のＳＥＭ観
察から粒径を見積もった。これにより得られた平均粒径
と水素添加量との関係を図１０に示す。

【００６３】図１０を参照して、水素無添加の場合の平
均粒径が０．０８μｍであったのに比べ、水素を０．１
体積％添加した場合にはＲｕの結晶粒径が０．０７μｍ
となり細粒化していた。また結晶粒径のばらつきも、水
素無添加の場合には０．１５５μｍ〜０．０３５μｍで
あるのに比べ、水素を０．１体積％添加した場合には
０．０９９μｍ〜０．４μｍと小さくなり、均一化して
いた。

【００６４】また水素添加量が０．０５体積％では平均
粒径が０．０７９μｍであり、水素無添加のものとほと
んど変化がなく、ばらつきも０．１５３μｍ〜０．０３
５μｍで水素無添加のものとほとんど変化はなかった。
一方、水素添加量が４体積％、５体積％の双方とも、平
均粒径が０．０４μｍ、０．０３９μｍとなり、双方に
おいて差が認められなかった。またばらつきについても
水素添加量が４体積％のものは０．０５５μｍ〜０．０
２７μｍであるのに対し、５体積％のものは０．０５７
μｍ〜０．０２５μｍと差が認められなかった。

【００６５】また、１ＧｂｉｔＤＲＡＭではキャパシタ
１個のサイズ（平面投影サイズ）がおおよそ０．２μｍ
×０．５μｍ程度と考えられる。このため、キャパシタ
の電極の加工性や電気特性の安定性を考慮すると、Ｒｕ
の最大の結晶粒径を０．１μｍ以下とし、かつ均一化す
ることが好ましい。よって、平均粒径に関してのスパッ
タガス中への効果的な水素添加量は０．１体積％以上４
体積％以下である。

【００６６】この結果は、水素添加により、膜中に混入
した水素が結晶粒の粒成長を抑制したために生じたもの
と考えられる。

【００６７】以上（１）〜（４）の結果より、抵抗値、
応力値および平均粒径のすべてにおいて適切な値を満た
す水素添加量の範囲は０．１体積％以上４体積％である
ことが判明した。上記知見に基づいて本実施の形態の半
導体記憶装置およびその製造方法はなされている。

【００６８】なお、水素を０．１体積％以上４体積％以
下含むガス中でスパッタを行なうことでストレージノー
ド１およびセルプレート５を形成した場合、Ｒｕ膜より
なるストレージノード１およびセルプレート５には、
０．０１ａｔｍ％以上１ａｔｍ％以下の水素が含まれて
いた。

【００６９】本実施の形態では、０．１体積％以上４体
積％以下の水素を含むガス中でスパッタリングによりス
トレージノード１およびセルプレート５が形成される。
このため、電気抵抗が小さく、圧縮応力が小さく、かつ
結晶粒が均一かつ微細な電極を得ることができ、Ｇｂｉ
ｔ級に適した半導体記憶装置を得ることができる。

【００７０】なお、スパッタガス中の水素含有量が０．
１体積％未満では電気抵抗、応力、粒径に水素添加の顕
著な効果が得られない。またスパッタガス中の水素含有
量が４体積％を超えると、電気抵抗および結晶粒径が４
体積％の値と変化がないばかりか、圧縮応力が逆に水素
無添加のものよりも大きくなってしまう。

【００７１】上記の条件で製造される本実施の形態の半
導体記憶装置は、ストレージノード１およびセルプレー
ト５のいずれかが、水素を０．０１ａｔｍ％以上１ａｔ
ｍ％以下含むＲｕ膜よりなっている。このため、電気抵
抗が小さく、圧縮応力が小さく、かつ結晶粒が均一な電
極が得られる。

【００７２】実施の形態２ 実施の形態２の構成は、図１に示す実施の形態１の構成
とストレージノード１およびセルプレート５の構成が異
なる。本実施の形態におけるストレージノード１および
セルプレート５は、窒素を０．０１ａｔｍ％以上１ａｔ
ｍ％以下含んでおり、またＲｕ、Ｉｒ、Ｒｅ、Ｐｔ、Ｐ
ｄ、Ｒｈよりなる金属または合金よりなっている。

【００７３】なお、これ以外の構成については実施の形
態１とほぼ同様であるため、その説明を省略する。

【００７４】また本実施の形態の製造方法は、図２〜図
６に示す実施の形態１と比較して、ストレージノード１
およびセルプレート５の製造方法が異なる。

【００７５】ストレージノード１およびセルプレート５
は、１体積％以上２５体積％以下の窒素を含むガス中で
スパッタリングすることにより形成される。またストレ
ージノード１およびセルプレート５は、Ｒｕ、Ｉｒ、Ｒ
ｅ、Ｐｔ、Ｐｄ、Ｒｈよりなる金属または合金より形成
される。

【００７６】なお、これ以外の製造工程および条件につ
いては、実施の形態１とほぼ同様であるためその説明を
省略する。

【００７７】次に、本願発明者が行なった実験について
説明する。本願発明者は、スパッタガス中に窒素を含む
条件および窒素を含まない条件でスパッタリングした各
電極に対して、応力値および平均粒径を調べるための実
験を行なった。その実験の方法および結果について以下
に示す。

【００７８】（１） 電極の応力について シリコン基板上にスパッタリングによりＲｕ膜を４００
℃で３００ｎｍの膜厚で成膜し、得られたウェハの反り
量から応力を計算した。これにより得られた応力と窒素
添加量との関係を図１１に示す。なお図１１に示されて
いる応力値は、Ｒｕ膜内の圧縮応力値を示している。

【００７９】図１１を参照して、窒素無添加の場合の応
力値が３．０×１０^-9ｄｙｎ／ｃｍ ² であったのに比
べ、窒素を１体積％添加した場合には応力値が１．５×
１０^-9ｄｙｎ／ｃｍ² となり減少した。

【００８０】また窒素添加量が０．０５体積％では応力
値が２．９×１０^-9ｄｙｎ／ｃｍ²であり、窒素無添加
のものとほとんど変化はなかった。一方、窒素添加量が
２５体積％の場合には、応力値が２．７×１０^-9ｄｙｎ
／ｃｍ² となり、窒素無添加のものに比べて若干である
が圧縮応力が低くなっていた。また窒素添加量が３０体
積％では、Ｒｕ膜は一部膜剥がれを生ずるほどの高い圧
縮応力となっていた。なお、この場合、剥がれによる応
力緩和のため応力値の具体的数値は示せない。

【００８１】以上の結果より、応力に関してのスパッタ
ガス中への効果的な窒素添加量は１体積％以上２５体積
％以下であることがわかった。

【００８２】この結果は、窒素添加による還元反応を利
用して、成膜チャンバからの脱ガス成分のうち酸素に起
因した膜中への酸素混入やＲｕの酸化反応を抑制できた
ことによるものと考えられる。酸素原子の大きさは窒素
原子に比べ大きいし、Ｒｕ酸化物になるとＲｕの場合よ
りも体積が増大するからである。また窒素を３０体積％
以上添加した場合には、窒素混入による膜応力の増大が
顕著になるため、窒素無添加の場合よりも圧縮応力が大
きくなったものと考えられる。

【００８３】（２） 電極の平均粒径について シリコン基板上にスパッタリングによりＲｕ膜を４００
℃で２００ｎｍの膜厚で成膜し、Ｒｕ膜表面のＳＥＭ観
察から粒径を見積もった。これにより得られた平均粒径
と窒素添加量との関係を図１２に示す。

【００８４】図１２を参照して、窒素無添加の場合の平
均粒径が０．８μｍであったのに比べ、窒素を１体積％
添加した場合には、Ｒｕの平均粒径が０．６５μｍとな
り細粒化していた。また結晶粒径のばらつきも、窒素無
添加の場合には０．１５５μｍ〜０．０３５μｍである
のに比べ、窒素を１体積％添加した場合には０．０９１
μｍ〜０．０３μｍと小さくなり、均一化していた。

【００８５】また窒素添加量が０．５体積％では平均粒
径が０．７９μｍであり、窒素無添加の場合とほとんど
変化はなく、ばらつきも０．１５４μｍ〜０．０３４μ
ｍで窒素無添加のものとほとんど変化はなかった。一
方、窒素添加量が２５体積％の場合には平均粒径が０．
３９μｍ、ばらつきが０．０５６μｍ〜０．０２５μｍ
であった。しかし窒素添加量が３０体積％ではＲｕ膜が
一部膜剥がれを生じ、実用的でないことがわかった。こ
の一部膜剥がれを生じたＲｕ膜のはがれていない部分の
評価では平均粒径０．４０μｍであり、ばらつきは０．
０５５μｍ〜０．０２５μｍであった。

【００８６】また、１ＧｂｉｔＤＲＡＭではキャパシタ
１個のサイズ（平面投影サイズ）がおおよそ０．２μｍ
×０．５μｍ程度と考えられる。このため、キャパシタ
の電極の加工性や電気特性の安定性を考慮すると、Ｒｕ
の最大の結晶粒径を０．１μｍ以下にし、かつ均一化す
ることが好ましい。よって、平均粒径に関してのスパッ
タガス中への効果的な窒素添加量は１体積％以上２５体
積％以下であることがわかった。

【００８７】この結果は、窒素添加により、膜中に混入
した窒素が結晶粒の粒成長を抑制するために生じたもの
と考えられる。

【００８８】上記（１）および（２）の結果より、応力
値および平均粒径の双方において適切な値を満たす窒素
添加量の範囲は、１体積％以上２５体積％以下であるこ
とが判明した。上記知見に基づいて本実施の形態の半導
体記憶装置およびその製造方法はなされている。

【００８９】窒素を１体積％以上２５体積％以下含むガ
ス中でスパッタリングを行なってストレージノード１お
よびセルプレート５を形成した場合、Ｒｕ膜よりなるス
トレージノード１およびセルプレート５には、０．０１
ａｔｍ％以上１ａｔｍ％以下の窒素が含まれていた。

【００９０】本実施の形態では、１体積％以上２５体積
％以下の窒素を含むガス中でスパッタリングによりスト
レージノード１およびセルプレート５が形成される。こ
のため、圧縮応力が小さく、かつ結晶粒が均一かつ微細
な電極を得ることができＧｂｉｔ級に適した半導体記憶
装置を得ることができる。

【００９１】なお、スパッタガス中の窒素含有量が１体
積％未満では、応力、結晶粒径に窒素添加の顕著な効果
が得られない。また、ガス中の窒素含有量が２５体積％
を超えると、結晶粒径が２５体積％の値と変化がないば
かりか、圧縮応力が逆に窒素無添加のものよりも大きく
なってしまう。

【００９２】なお実施の形態１および２では、ストレー
ジノード１およびセルプレート５の双方を、水素もしく
は窒素を含むガス中でスパッタリングにより成膜する場
合について説明したが、少なくともいずれかが水素また
は窒素を含むガス中でのスパッタリングにより成膜され
ればよい。

【００９３】また、実施の形態１および２では、ストレ
ージノード１およびセルプレート５が、Ｒｕ膜により形
成された場合について説明したが、これに限られず、Ｒ
ｕ、Ｉｒ、Ｒｅ、Ｐｔ、Ｐｄ、Ｒｈよりなる群から選ば
れた１種以上の材料よりなっていればよい。

【００９４】また、実施の形態１および２では、キャパ
シタ誘電体層３は、ペロブスカイト構造を有しているこ
とが望ましい。これにより、キャパシタ誘電体層３は高
い誘電率を有し、Ｇｂｉｔ級のＤＲＡＭへの適用が可能
となるからである。

【００９５】今回開示された実施の形態はすべての点で
例示であって制限的なものでなはいと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００９６】

【発明の効果】本発明の半導体記憶装置の製造方法で
は、０．１体積％以上４体積％以下の水素を含むガス中
でスパッタ蒸着法により第１および第２の電極の少なく
ともいずれかが形成される。このため、電気抵抗が小さ
く、圧縮応力が小さく、かつ結晶粒が均一かつ微細は電
極を得ることができる。

【００９７】なお、ガス中の水素含有量が０．１体積％
未満では、電気抵抗、応力、粒径に水素添加の顕著な効
果が得られない。また、ガス中の水素含有量が４体積％
を超えると、電気抵抗、粒径が４体積％の値と変化がな
いばかりか、圧縮応力値が逆に水素無添加のものよりも
大きくなってしまう。

【００９８】

【００９９】

【０１００】上記局面において好ましくは、キャパシタ
誘電体層はペロブスカイト構造を有している。これによ
り、キャパシタ誘電体層は高い誘電率を有し、Ｇｂｉｔ
級のＤＲＡＭへの適用が可能となる。

【０１０１】上記局面において好ましくは、キャパシタ
誘電体層に含まれる高誘電率材料は、チタン酸バリウム
ストロンチウム、酸化タンタル、チタン酸ジルコン酸
鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ストロン
チウム、チタン酸バリウムよりなる群から選ばれる１種
以上よりなっている。このように適切な材料を選択する
ことにより、キャパシタの電荷量を増大させることが可
能となる。本発明の１の局面に従うキャパシタを有する
半導体記憶装置では、第１および第２の電極に水素が
０．０１ａｔｍ％以上１ａｔｍ％以下含まれている。こ
のため、電気抵抗が小さく、圧縮応力が小さく、かつ結
晶粒が均一かつ微細な電極を得ることができる。

【０１０２】本発明の他の局面に従うキャパシタを有す
る半導体記憶装置では、第１および第２の電極に窒素が
０．０１ａｔｍ％以上１ａｔｍ％以下含まれている。こ
のため、圧縮応力が小さく、かつ結晶粒が均一かつ微細
な電極を得ることができる。

【０１０３】上記局面において好ましくは、キャパシタ
誘電体層はペロブスカイト構造を有している。これによ
り、キャパシタ誘電体層は高い誘電率を有し、Ｇｂｉｔ
級のＤＲＡＭへの適用が可能となる。

【０１０４】上記局面において好ましくは、ペロブスカ
イト構造を有する高誘電率材料は、チタン酸バリウムス
トロンチウム、酸化タンタル、チタン酸ジルコン酸鉛、
チタン酸ジルコン酸ランタン鉛、チタン酸ストロンチウ
ム、チタン酸バリウムよりなる群から選ばれた１種以上
よりなる。このように適切な材料を選択することによ
り、キャパシタの電荷量を増大させることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体記憶装
置の構成を概略的に示す断面図である。

【図２】 本発明の実施の形態１における半導体記憶装
置の製造方法の第１工程を示す概略断面図である。

【図３】 本発明の実施の形態１における半導体記憶装
置の製造方法の第２工程を示す概略断面図である。

【図４】 本発明の実施の形態１における半導体記憶装
置の製造方法の第３工程を示す概略断面図である。

【図５】 本発明の実施の形態１における半導体記憶装
置の製造方法の第４工程を示す概略断面図である。

【図６】 本発明の実施の形態１における半導体記憶装
置の製造方法の第５工程を示す概略断面図である。

【図７】 実験の結果得られた比抵抗と水素添加量との
関係を示す図である。

【図８】 実験の結果得られたコンタクト抵抗と水素添
加量との関係を示す図である。

【図９】 実験の結果得られた応力と水素添加量との関
係を示す図である。

【図１０】 実験の結果得られた平均粒径と水素添加量
との関係を示す図である。

【図１１】 実験の結果得られた応力と窒素添加量との
関係を示す図である。

【図１２】 実験の結果得られた平均粒径と窒素添加量
との関係を示す図である。

【図１３】 従来の半導体記憶装置の構成を概略的に示
す断面図である。

【符号の説明】

１ ストレージノード、３ キャパシタ誘電体層、５
セルプレート、１０キャパシタ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 H01L 21/285 301 H01L 21/822 H01L 21/8242 H01L 27/105

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 高誘電率材料を含むキャパシタ誘電体層
   を第１および第２の電極で挟んでなるキャパシタを有す
   る半導体記憶装置の製造方法であって、 前記第１および第２の電極の少なくともいずれかは、
   ０．１体積％以上４体積％以下の水素を含むガス中でス
   パッタ蒸着法により、Ｒｕ、Ｉｒ、Ｒｅ、Ｐｔ、Ｐｄ、
   Ｒｈよりなる群から選ばれた１種以上の材料よりなるよ
   うに形成される、キャパシタを有する半導体記憶装置の
   製造方法。
2. 【請求項２】 前記キャパシタ誘電体層はペロブスカイ
   ト構造を有するように形成される、請求項１に記載のキ
   ャパシタを有する半導体記憶装置の製造方法。
3. 【請求項３】 前記キャパシタ誘電体層に含まれる前記
   高誘電率材料は、チタン酸バリウムストロンチウム、酸
   化タンタル、チタン酸ジルコン酸鉛、チタン酸ジルコン
   酸ランタン鉛、チタン酸ストロンチウム、チタン酸バリ
   ウムよりなる群から選ばれる１種以上の材料より形成さ
   れる、請求項１に記載のキャパシタを有する半導体記憶
   装置の製造方法。
4. 【請求項４】 高誘電率材料を含むキャパシタ誘電体層
   を第１および第２の電極で挟んでなるキャパシタを有す
   る半導体記憶装置であって、 前記第１および第２の電極の少なくともいずれかが、Ｒ
   ｕ、Ｉｒ、Ｒｅ、Ｐｔ、Ｐｄ、Ｒｈよりなる群から選ば
   れた１種以上の材料よりなり、水素を０．０１ａｔｍ％
   以上１ａｔｍ％以下含む、キャパシタを有する半導体記
   憶装置。
5. 【請求項５】 高誘電率材料を含むキャパシタ誘電体層
   を第１および第２の電極で挟んでなるキャパシタを有す
   る半導体記憶装置であって、 前記第１および第２の電極の少なくともいずれかが、Ｒ
   ｕ、Ｉｒ、Ｒｅ、Ｐｔ、Ｐｄ、Ｒｈよりなる群から選ば
   れた１種以上の材料よりなり、窒素を０．０１ａｔｍ％
   以上１ａｔｍ％以下含む、キャパシタを有する半導体記
   憶装置。
6. 【請求項６】 前記キャパシタ誘電体層はペロブスカイ
   ト構造を有する、請求項４および５のいずれかに記載の
   キャパシタを有する半導体記憶装置。
7. 【請求項７】 前記キャパシタ誘電体層に含まれる前記
   高誘電率材料は、チタン酸バリウムストロンチウム、酸
   化タンタル、チタン酸ジルコン酸鉛、チタン酸ジルコン
   酸ランタン鉛、チタン酸ストロンチウム、チタン酸バリ
   ウムよりなる群から選ばれる１種以上の材料よりなって
   いる、請求項４〜６のいずれかに記載のキャパシタを有
   する半導体記憶装置。