JP3683675B2 - キャパシタを有する半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、キャパシタを有する半導体装置に関し、より特定的には、高誘電率材料を含むキャパシタ誘電体層を1対の電極で挟んでなるキャパシタを有する半導体装置に関するものである。
【0002】
【従来の技術】
近年、コンピュータなどの情報機器の目ざましい普及によって、半導体装置の需要が急速に拡大している。また機能的には、大規模な記憶容量を有し、かつ高速動作が可能なものが要求されている。これに伴って、半導体装置の高集積化および高速応答性あるいは高信頼性に関する技術開発が進められている。
【0003】
半導体装置のなかで、記憶情報のランダムな入出力が可能なものとして、DRAM(Dynamic Random Access Memory)が一般的に知られている。このDRAMは、多数の記憶情報を蓄積する記憶領域であるメモリセルアレイと、外部との入出力に必要な周辺回路とから構成されている。
【0004】
このように構成されるDRAMの半導体チップ上において、メモリセルアレイは大きな面積を占めている。また、このメモリセルアレイには、単位記憶情報を蓄積するためのメモリセルがマトリックス状に複数個配列されて形成されている。このメモリセルは、通常1個のMOS(Metal oxide Semiconductor )トランジスタと、これに接続された1個のキャパシタとから構成されており、1トランジスタ1キャパシタ型のメモリセルとして広く知られている。このような構成を有するメモリセルは、その構造が簡単なためメモリセルアレイの集積度を向上させることが容易であり、大容量のDRAMに広く用いられている。
【0005】
DRAMの高集積化を1Gbit(ギガビット)に代表されるGbit級へと押し進めた場合、メモリセルサイズの縮小が余儀なくされる。このメモリセルサイズの縮小に伴って、キャパシタの平面的な占有面積も同時に縮小される。そのため、キャパシタに蓄えられる電荷量(1ビットのメモリセルに蓄えられる電荷量)が低下することになり、記憶領域としてのDRAMの動作が不安定なものとなり、信頼性が低下する。
【0006】
係るDRAMの動作の不安定化を防止するため、限られた平面占有面積内においてキャパシタの容量を増加させる必要がある。その手段の1つとして、キャパシタ誘電体層に、いわゆる高誘電率材料と呼ばれる材料を採用する方法が検討されている。ここで高誘電率材料とは、一般にシリコン酸化膜の数倍から数百倍の誘電率を有する材料であり、この高誘電率材料をキャパシタ誘電体層に用いることにより、キャパシタの形状を比較的単純な形状に維持したまま、容易に容量の増加を図ることが可能となる。
【0007】
なお、この高誘電率材料と呼ばれる材料の一例としては、チタン酸バリウムストロンチウム((Ba,Sr)TiO3 :BST)、 酸化タンタル(Ta2 O5 )、チタン酸ジルコン酸鉛(Pb(Zr,Ti)O3 :PZT)、チタン酸ジルコン酸ランタン鉛((Pb,La)(Zr,Ti)O3 :PLZT)、チタン酸ストロンチウム(SrTiO3 :STO)、チタン酸バリウム(BaTiO3 :BTO)などが挙げられる。
【0008】
以下、キャパシタ誘電体層に高誘電率材料を用いた従来のメモリセル構造について説明する。
【0009】
図7は、従来の半導体装置の構成を概略的に示す断面図である。図7を参照して、素子分離絶縁層13によって分離されたシリコン基板11の表面には、MOSトランジスタ20が形成されている。
【0010】
MOSトランジスタ20は、1対のソース/ドレイン領域15と、ゲート絶縁層17と、ゲート電極層19とを有している。1対のソース/ドレイン領域15は、互いに距離を隔ててシリコン基板11の表面に形成されている。このソース/ドレイン領域15は、低不純物濃度領域15aと高不純物濃度領域15bとからなるLDD(Lightly Doped Drain )構造を有している。ゲート電極層19は、1対のソース/ドレイン領域15に挟まれる領域上にゲート絶縁層17を介在して形成されている。
【0011】
ゲート電極層19の周囲は絶縁層21で覆われており、またソース/ドレイン領域15の一方には、ビット線23が電気的に接続されている。このビット線23を覆うように絶縁層25が形成されている。そしてMOSトランジスタ20、ビット線23などを覆うように層間絶縁層27が形成されている。この層間絶縁層27には、ソース/ドレイン領域15の他方に達するコンタクトホール27aが形成されている。このコンタクトホール27aを埋込むようにプラグ層9が形成されており、このプラグ層9を通じてソース/ドレイン領域15と電気的に接続するようにキャパシタ110が形成されている。
【0012】
キャパシタ110は、ストレージノード101と、キャパシタ誘電体層103と、セルプレート105とを有している。ストレージノード101は、層間絶縁層27上に形成され、プラグ層9と電気的に接続されている。キャパシタ誘電体層103は、上述したいわゆる高誘電率材料よりなっており、ストレージノード101を覆うように形成されている。セルプレート105は、このキャパシタ誘電体層103を介在してストレージノード101と対向するように形成されている。
【0013】
このキャパシタ110を覆うように層間絶縁層31が形成されており、その層間絶縁層31上に、所望の形状にパターニングされた導電層33が形成されている。またこの導電層33を覆うように層間絶縁層35が形成されており、この層間絶縁層35上に所定の形状にパターニングされた導電層37が形成されている。
【0014】
キャパシタ誘電体層103に高誘電率材料を用いた場合には、ストレージノード101の材料には、酸化物を作りにくく、酸化物となっても導電性を維持でき、かつキャパシタ誘電体層103のペロブスカイト構造を得やすい材料が求められる。これらの特性を満たす材料として、Ru(ルテニウム)、Ir(イリジウム)、Re(レニウム)、Pt(白金)、Pd(パラジウム)、Rh(ロジウム)などが選ばれる。
【0015】
そしてこの場合、ストレージノード101とセルプレート105との電気的特性の非対称性をなくすために、セルプレート105にはストレージノード101と同じ材質が用いられることが好ましい。
【0016】
従来の半導体装置の製造方法では、ストレージノード101とセルプレート105とは、上述の材質で形成される場合、基板温度:室温〜200℃、スパッタ圧力:5〜10mTorr、スパッタガス:アルゴン100%の条件でスパッタリングにより成膜される。
【0017】
【発明が解決しようとする課題】
従来のキャパシタでは、キャパシタ誘電体層のリーク電流が大きく、かつキャパシタ誘電体層の比誘電率も小さく、Gbit級のDRAMなどへ適用するには必ずしも十分とは言えず、改善の余地があった。
【0018】
それゆえ、本発明の目的は、リーク電流が小さく、かつ比誘電率の高いキャパシタ誘電体層を含むキャパシタを有する半導体装置を提供することである。
【0019】
【課題を解決するための手段】
本発明のキャパシタを有する半導体装置は、高誘電率材料を含むキャパシタ誘電体層を第1および第2の電極で挟んでなるキャパシタを有する半導体装置であって、第1および第2の電極のいずれかはチタン化合物の層上に形成されており、第1および第2の電極の少なくともいずれかの材料のX線回折における(002)回折ピーク強度が、第1および第2の電極の積層方向において、(101)回折ピーク強度の7倍以上である。
上記局面において好ましくは、第1および第2の電極のいずれかの下層に、TiN/Tiの積層構造またはTiN/TiSiN/TiSiの積層構造が形成されている。
【0020】
上記局面において好ましくは、第1および第2の電極の積層方向において、(002)回折ピーク強度は、(100)の回折ピーク強度の17.5倍以上である。
【0021】
上記局面において好ましくは、第1および第2の電極の積層方向において、(002)回折ピーク強度は、(102)、(103)、(110)、(112)の各回折ピーク強度の28倍以上である。
【0022】
上記局面において好ましくは、第1および第2の電極の少なくともいずれかの材料の95%以上の結晶が第1および第2の電極の積層方向に対して(002)方位を有している。
【0023】
上記局面において好ましくは、第1および第2の電極の少なくともいずれかの結晶粒径は0.1μm以下である。
【0025】
上記局面において好ましくは、第1および第2の電極のいずれかは、RuおよびReの少なくともいずれかの材料を有している。
【0026】
上記局面において好ましくは、キャパシタ誘電体層に含まれる高誘電率材料は、チタン酸バリウムストロンチウム、酸化タンタル、チタン酸ジルコン酸鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ストロンチウム、チタン酸バリウムよりなる群から選ばれる1種以上の材料を有している。
【0027】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【0028】
実施の形態1
図1は、本発明の実施の形態1におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。図1を参照して、ここではキャパシタを有する半導体装置の一例としてDRAMのメモリセル構造について説明する。
【0029】
素子分離絶縁層13によって分離されたシリコン基板11の表面には、MOSトランジスタ20が形成されている。
【0030】
MOSトランジスタ20は、1対のソース/ドレイン領域15と、ゲート絶縁層17と、ゲート電極層19とを有している。1対のソース/ドレイン領域15は、互いに距離を隔ててシリコン基板11の表面に形成されている。このソース/ドレイン領域15は、低不純物濃度領域15aと高不純物濃度領域15bとからなるLDD構造を有している。ゲート電極層19は、たとえばドープト多結晶シリコンよりなり、1対のソース/ドレイン領域15に挟まれる領域上にゲート絶縁層17を介在して形成されている。
【0031】
ゲート電極層19の周囲は、たとえばシリコン酸化膜よりなる絶縁層21で覆われており、またソース/ドレイン領域15の一方には、たとえばドープト多結晶シリコンよりなるビット線23が電気的に接続されている。このビット線23の周囲は、たとえばシリコン酸化膜よりなる絶縁層25で覆われている。そしてMOSトランジスタ20、ビット線23などを覆うように上部表面が平坦化された、たとえばBPSG(Boron-doped Phospho-Silicate Glass)よりなる層間絶縁層27が形成されている。この層間絶縁層27には、ソース/ドレイン領域15の他方に達するコンタクトホール27aが形成されている。このコンタクトホール27aを埋込むように、たとえばドープト多結晶シリコンよりなるプラグ層9が形成されており、このプラグ層9を通じてソース/ドレイン領域15と電気的に接続するようにキャパシタ10が形成されている。
【0032】
キャパシタ10は、ストレージノード1と、キャパシタ誘電体層3と、セルプレート5とを有している。ストレージノード1は、層間絶縁層27上に形成され、かつプラグ層9と電気的に接続されている。バリア層7は、たとえば窒化チタンの単層構造、または窒化チタンとチタンとの2層構造、またはチタンと窒化チタンとチタンとの3層構造により形成されている。キャパシタ誘電体層3は、上述したいわゆる高誘電率材料よりなっており、ストレージノード1を覆うように形成されている。セルプレート5は、このキャパシタ誘電体層3を介在してストレージノード1と対向するように形成されている。
【0033】
ストレージノード1は、たとえば金属ルテニウム(Ru)よりなっており、そのRuのX線回折における(002)回折ピーク強度が、(101)回折ピーク強度の7倍以上であり、(100)の回折ピーク強度の17.5倍以上であり、(102)、(103)、(110)、(112)の各回折ピーク強度の28倍以上である。つまり、ストレージノード1のRuの95%以上の結晶粒が、膜厚方向(シリコン基板11の表面に対して垂直方向)に(002)の方位に揃っている。
【0034】
また、ストレージノード1の平面投影寸法はたとえば1GbitDRAMにおいて0.2μm×0.5μm程度であり、このストレージノード1を構成するRuの結晶粒径は0.1μm以下であることが好ましい。
【0035】
なお、セルプレート5も、ストレージノード1と同様、たとえばRuよりなっており、そのRuの結晶方位はストレージノード1と同様であってもよい。
【0036】
このキャパシタ10を覆うように層間絶縁層31が形成され、その層間絶縁層31上に、パターニングされた導電層33が形成されている。この導電層33上に層間絶縁層35が形成され、この層間絶縁層35上にパターニングされた導電層37が形成されている。この導電層33および37は、たとえばアルミニウムを含む材料よりなっている。
【0037】
上記のようなストレージノード1におけるRuの配向性および結晶粒径を得る成膜条件は、たとえば基板温度:350℃、スパッタガス圧:12mTorr、スパッタガス:アルゴン/酸素=90/10である。なお、この条件に限られず、基板温度:200〜600℃、スパッタガス圧:1.5〜24mTorr、スパッタガス:アルゴン/酸素=95/5〜70/30の範囲であれば、上述の配向性および結晶粒径を有するRuを作製可能である。上記の条件でスパッタガスに酸素を加えているのは酸素混入により結晶粒の成長を抑制し、粒径微細化を達成するためである。この場合、Ru膜中の酸素濃度は0.01原子%〜1原子%となる。
【0038】
次に、本願発明者が行なった実験について説明する。
まず図1および図7に示すように層間絶縁層27のコンタクトホール27a中を埋込むドープト多結晶シリコンよりなるプラグ層9と直接接するように層間絶縁層27上全面にRu膜を、本実施の形態および従来例における各条件でスパッタリングにより成膜した。このRu膜上にシリコン酸化膜を50nmの膜厚で成膜し、通常の写真製版技術およびエッチング技術によってこのシリコン酸化膜をパターニングした。このパターニングされたシリコン酸化膜をマスクとしてRu膜を、酸素を主成分とするガス中でRIE(Reactive Ion Etching)によりパターニングにしてストレージノードパターンを得た。
【0039】
このパターニング後のストレージノードの形状をSEMで観察したところ、ストレージノードは大別して図2および図3に示す2種類の形状となっていることが確認された。
【0040】
図2は従来例の条件で、また図3は本実施の形態の条件で成膜された場合のストレージノードパターンの形状を示す平面図(a)、断面図(b)である。
【0041】
図2を参照して、従来例の条件で成膜されたRuよりなるストレージノード101では、結晶粒が大きく、かつX線回折評価によれば結晶方位がランダムであった。一方、図3を参照して、本実施の形態の条件で成膜されたRuよりなるストレージノード1では、結晶粒が細かく均一であり、同様なX線回折評価によれば(002)系統の回折ピーク強度が非常に強く、膜厚方向(矢印D方向)においてこの方位に優先配向していることがわかった。また、断面形状から見ると従来例の条件で製造されたストレージノード101(図2)では、一方の側壁が矩形に抉れ、ストレージノードの寸法も予定されていたものより小さな仕上がりとなっていた。これに対し、本実施の形態の条件で製造されたストレージノード1(図3)では各側壁が層間絶縁層27の表面に対してほぼ垂直な形状となっていた。
【0042】
また図2と図3とに示すストレージノード1、101をなすRuの結晶粒1a、101aの配向性について調べた。その結果、図3に示すストレージノード1では(002)の配向度は95%以上であったのに対し、図2に示すストレージノード101ではこれよりも低いものであった。
【0043】
このRuの(002)配向度については、以下のようにX線回折ピーク強度を用いて測定した。図2や図3に示すストレージノードをX線回折評価した場合、たとえば図4に示すようなX線回折ピークの分布が得られる。この図4において回折角度15°〜105°においては、Ruの(002)の回折ピーク以外に、比較的強い(100)、(101)、(102)、(103)、(110)、(112)が認められる可能性がある。なお、図4においてはRuの(100)、(102)、(110)の回折ピークは認められてはいない。
【0044】
ここでRuの(002)回折ピーク強度が、(101)に対しては7倍以上、(100)に対しては17.5倍以上、(102)、(103)、(110)、(112)に対してはそれぞれ28倍以上であれば、ストレージノードのRu結晶粒の95%以上が膜厚方向に(002)の方位に揃っていることになる。
【0045】
さらに、ストレージノードのRuの配向度の変化に対するキャパシタ誘電体層のリーク電流と比誘電率との変化について調べた。その結果を図5に示す。
【0046】
図5を参照して、ストレージノードのRuの(002)配向度が高くなるほどキャパシタ誘電体層のリーク電流値は低くなり、かつ比誘電率は高くなった。
【0047】
特に、(002)配向度が93%ではキャパシタ誘電体層のリーク電流値は105nA/cm2 であり、(002)配向度が95%では68nA/cm2 であった。
【0048】
このことより、本願発明者は、キャパシタ誘電体層のリーク電流および比誘電率が、ストレージノードのRuの(002)配向度に依存していることを見出した。
【0049】
(002)配向度が低くなるとリーク電流値が高くなるのは、(002)配向度が低くなることでRuの結晶方位が図2に示すようにランダムとなり、ある結晶粒ではエッチングの結晶方位依存性が顕著に現れることでストレージノード101の側壁に抉れによる鋭角部分が生じ、この鋭角部分で電界集中が引起こされるためと考えられる。
【0050】
また(002)配向度が高くなるとキャパシタ誘電体層の比誘電率が高くなるのは、(002)の結晶方位は、ペロブスカイト構造を持つ高誘電率材料のキャパシタ誘電体層と整合性がよいため、この(002)配向度の高いストレージノード上にキャパシタ誘電体層を成長させることにより、結晶性の良いキャパシタ誘電体層が得られるためと考えられる。
【0051】
以上より、従来例においてキャパシタ誘電体層のリーク電流値が高く、比誘電率が低くなっていた理由は、ストレージノードのRuの(002)配向度が低かったためと判明した。
【0052】
さらに本願発明者は、図5の結果より、100nA/cm2 以下のキャパシタ誘電体層のリーク電流値を得るためには、Ru結晶粒の(002)配向度が95%以上でなければならないことを見出した。ここでキャパシタ誘電体層のリーク電流値が100nA/cm2 以上としたのは、キャパシタ誘電体層がこれ以上のリーク電流を有している場合には、Gbit級のDRAMへの応用に問題が生ずるからである。
【0053】
以上より、Gbit級のDRAMに適用するためには、(002)配向度を、従来例の製法では得られなかった95%以上にする必要があることがわかった。
【0054】
また上述したように本実施の形態の条件でRuよりなるストレージノードを形成した場合には、Ruの(002)配向度が95%以上となり、上述の(002)配向度の条件を満たしている。したがって、本実施の形態では、キャパシタ誘電体層のリーク電流が少なく、かつ比誘電率の高いキャパシタを得ることができる。
【0055】
なお、図1において、ストレージノード1をなすRu結晶粒の大きさは上述のように方位が揃っていれば大きくても構わないが、1GbitDRAMでは、キャパシタの平面投影サイズが0.2μm×0.5μm程度と考えられるため、0.1μm以下に微細化されていることが好ましい。
【0056】
また図1に示す本実施の形態においてはストレージノード1の材質としてRuについて説明したが、Reでも同様の効果が得られる。
【0057】
本実施の形態では、ストレージノード1のX線回折における(002)回折ピーク強度が(101)回折ピーク強度の7倍以上となるため、結晶粒の(002)配向度を95%以上にすることができる。このため、ストレージノード1のパターニングした際のエッチング時にストレージノード1の側壁をほぼ平坦にすることができる。よって、ストレージノード1の側壁に生じた抉れ部に電界集中が生じることでキャパシタ誘電体層3のリーク電流が増大することを防止することができる。したがって、キャパシタ誘電体層3のリーク電流の少ないキャパシタ10を得ることができる。
【0058】
また、結晶粒の(002)配向は、ペロブスカイト構造を持つ高誘電率材料よりなるキャパシタ誘電体層3と整合性がよい。このため、結晶粒の(002)配向度が95%以上となると、そのストレージノード1上に形成されるキャパシタ誘電体層3は良い結晶性を有することになる。したがって、キャパシタ誘電体層3の比誘電率の高いキャパシタ10を得ることができる。
【0059】
実施の形態2
図6は、本発明の実施の形態2におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。図6を参照して、本実施の形態の構成は、図1に示す実施の形態1の構成と比較して、密着層7を設けた点で異なる。
【0060】
密着層7は、ストレージノード1と層間絶縁層27との間に位置し、かつストレージノード1とプラグ層9とを電気的に接続している。この密着層7は、たとえばTiN(窒化チタン)/Ti(チタン)の積層構造よりなっており、より正確な表現を取ればTiN/TiN/Tiの積層構造、TiN/TiSiN/TiSiの積層構造、あるいはTiN/TiSiN/Tiの積層構造よりなっている。
【0061】
また、ストレージノード1は、たとえばRuよりなり、層間絶縁膜27の表面に垂直な方向に対してRuの(002)の配向度が99%以上である。
【0062】
なお、これ以外の構造については図1に示す実施の形態1と同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【0063】
本願発明者は、Ruよりなるストレージノード1の配向性が下地に依存することを調べる実験を行なった。
【0064】
下地構造としてドープト多結晶シリコンよりなるプラグ層9上に密着層Ti/TiN/TiあるいはTiN/Ti構造を形成した。具体的には、密着層は以下の工程により形成した。まずTiを成膜した後、ウェハを取出し、ランプ加熱によってTiSi(下地シリコンとチタンとを反応させる)を作製した。このランプ加熱は窒素中あるいはアンモニア雰囲気中で行なわれるため、同時にTiの表面側にTiNが形成された。なおこのTiNの組成分析を行なったところ、Ti−Si−Nが混在して検出されたため、TiSiNとなっていることも考えられる。この後、再びTiNを成膜し、通常の窒素雰囲気でのランプ加熱処理を施して、上述のTiN/Ti構造を作製した。
【0065】
上述のような工程でTiN/Ti構造を作製したため、この密着層は、正確にはTiN/TiN/Tiの積層構造、TiN/TiSiN/TiSiの積層構造、あるいはTiN/TiSiN/Tiの積層構造になっているものと考えられる。
【0066】
このようなTiN/Ti構造の密着層上に、実施の形態1で示した条件でRuよりなるストレージノードをスパッタリング法により成膜し、そのストレージノード上に高誘電率誘電体膜としてチタン酸バリウムストロンチウムをCVD(Chemical Vapor Deposition )法で成膜した。
【0067】
この後、X線回折評価を行ない、そのX線回折パターンを見ると、回折角度15°〜105°においては、Ruの(002)回折ピークの他にRuの(101)、(103)、(112)回折ピークが認められた。Ruの(002)回折ピーク強度が(101)に対しては約70倍、かつ(103)、(112)に対しては約300倍となっており、Ru結晶粒の99%以上が(002)方位であることが判明した。またキャパシタ誘電体層の電気特性についても、比誘電率が約185であり、リーク電流密度が1.5V印加時において約50nA/cm2 であった。
【0068】
また、下地構造として上述した密着層を形成すれば、基板温度を室温からと低温にし、またスパッタガスもアルゴン/酸素=100/0として酸素を含めなくとも、ストレージノードにおいて95%以上のRuの(002)配向度を得ることが可能となる。また、スパッタガスがアルゴン/酸素=100/0であっても、上述の密着層を下地構造とする場合には、ストレージノードのRu結晶粒の大きさを0.1μm以下とすることができる。
【0069】
また、下地構造として上述の密着層を形成すると、電気特性の安定性が向上し、キャパシタ誘電体層の比誘電率のばらつきは165±25であったものが185±15に、キャパシタ誘電体層のリーク電流密度は1.5V印加時に約50±30nA/cm2 であったものが50±20nA/cm2 にそれぞれ向上した。
【0070】
なお、本実施の形態においても、ストレージノードの材料としてRuの他にReを用いても同様の効果が得られる。
【0071】
また本願発明者は、従来の一般的な方法で得られた密着層上に、従来例の条件でストレージノードを形成した場合、ストレージノードのRu結晶粒の(002)配向度は70%〜90%程度しかないことも確認した。つまり、従来のストレージノードおよび密着層の形成プロセスおよび条件を用いる限り、95%以上の(002)配向度は得られないことが判明した。
【0072】
ここで、従来の一般的な密着層の製造方法とは、密着層としてTiとTiNとを連続成膜した後、アニール(窒素雰囲気でのランプ加熱)によりTiN/TiSi(下地シリコンとチタンとを反応させる)を得る方法である。
【0073】
本実施の形態では、ストレージノード1と層間絶縁層27との間に密着層7となるTiN/Ti構造が形成されているため、99%以上の(002)配向度を実現することができる。したがって、実施の形態1よりもより一層リーク電流が少なく、かつ比誘電率の高いキャパシタ誘電体層を得ることができる。
【0074】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0075】
【発明の効果】
本発明のキャパシタを有する半導体装置では、第1および第2の電極の少なくともいずれかのX線回折における(002)回折ピーク強度が(101)回折ピーク強度の7倍以上となるため、結晶粒の(002)配向度を95%以上にすることができる。このため、第1および第2の電極の少なくともいずれかのパターニングした際のエッチング時にこれらの電極の側壁面をほぼ平坦にすることができる。よって、これらの電極の側壁に生じた抉れ部に電界集中が生じることでリーク電流が増大することを防止することができる。したがって、低いリーク電流を有するキャパシタ誘電体層を実現することができる。
【0076】
また、第1および第2の電極の少なくともいずれかの結晶粒の(002)の配向は、ペロブスカイト構造を持つ高誘電率材料よりなるキャパシタ誘電体層と整合性がよい。このため、結晶粒の(002)配向度が95%以上になると、電極上に形成されるキャパシタ誘電体層はよい結晶性を有することになる。したがって、高い比誘電率を有するキャパシタ誘電体層を実現することができる。
さらに第1および第2の電極のいずれかがチタン化合物の層上に形成されているため、99%以上の(002)配向度を実現することができ、より一層リーク電流が少なく、かつ比誘電率の高いキャパシタ誘電体層を得ることができる。
上記局面において好ましくは、第1および第2の電極のいずれかの下層に、TiN/Tiの積層構造またはTiN/TiSiN/TiSiの積層構造が形成されている。
【0077】
上記局面において好ましくは、第1および第2の電極の積層方向において、第1および第2の電極の少なくともいずれかの材料のX線回折における(002)回折ピーク強度が、(100)の回折ピーク強度の17.5倍以上である。これにより、リーク電流が少なく、かつ比誘電率の高いキャパシタ誘電体層を得ることができる。
【0078】
上記局面において好ましくは、第1および第2の電極の積層方向において、(002)回折ピーク強度は、(102)、(103)、(110)、(112)の各回折ピーク強度の28倍以上である。これにより、上述した95%以上の(002)配向度を実現することができ、リーク電流が少なく、かつ比誘電率の高いキャパシタ誘電体層を得ることができる。
【0079】
上記局面において好ましくは、第1および第2の電極の少なくともいずれかの材料の95%以上の結晶が第1および第2の電極の積層方向に対して(002)方位を有している。これにより、リーク電流が少なく、かつ比誘電率の高いキャパシタ誘電体層を得ることができる。
【0080】
上記局面において好ましくは、第1および第2の電極の少なくともいずれかの結晶粒径は0.1μm以下である。これにより、1GbitDRAMのストレージノードへの適用が容易となる。
【0082】
上記局面において好ましくは、第1および第2の電極の少なくともいずれかは、RuおよびReの少なくともいずれかの材料を有している。このように電極に適切な材料を選択することにより、リーク電流が少なく、かつ比誘電率の高いキャパシタ誘電体層を得ることができる。
【0083】
上記局面において好ましくは、ペロブスカイト構造を有する高誘電率材料は、チタン酸バリウムストロンチウム、酸化タンタル、チタン酸ジルコン酸鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ストロンチウム、チタン酸バリウムよりなる群から選ばれた1種以上よりなる。このように適切な材料を選択することにより、キャパシタの電荷量を増大させることができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。
【図2】 従来例の条件でストレージノードを形成した場合のストレージノードの構造を示す平面図(a)、断面図(b)である。
【図3】 本発明の実施の形態1における条件でストレージノードを形成した場合のストレージノードの構造を示す平面図(a)、断面図(b)である。
【図4】 Ruをストレージノードに用いた場合のストレージノードのX線回折評価を行なった場合の回折ピーク強度の分布を示す図である。
【図5】 ストレージノードのRuの(002)配向度とキャパシタ誘電体層のリーク電流と比誘電率との関係を示すグラフである。
【図6】 本発明の実施の形態2におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。
【図7】 従来例のキャパシタを有する半導体装置の構成を概略的に示す断面図である。
【符号の説明】
1 ストレージノード、3 キャパシタ誘電体層、5 セルプレート、10キャパシタ。
Claims (8)
- 高誘電率材料を含むキャパシタ誘電体層を第1および第2の電極で挟んでなるキャパシタを有する半導体装置であって、
前記第1および第2の電極のいずれかはチタン化合物の層上に形成されており、前記第1および第2の電極の少なくともいずれかの材料のX線回折における(002)回折ピーク強度が、前記第1および第2の電極の積層方向において(101)回折ピーク強度の7倍以上である、キャパシタを有する半導体装置。 - 前記第1および第2の電極のいずれかの下層に、TiN/Tiの積層構造またはTiN/TiSiN/TiSiの積層構造を有する、請求項1に記載のキャパシタを有する半導体装置。
- 前記第1および第2の電極の積層方向において、前記(002)回折ピーク強度は、(100)の回折ピーク強度の17.5倍以上である、請求項1に記載のキャパシタを有する半導体装置。
- 前記第1および第2の電極の積層方向において、前記(002)回折ピーク強度は、(102)、(103)、(110)、(112)の各回折ピーク強度の28倍以上である、請求項3に記載のキャパシタを有する半導体装置。
- 前記第1および第2の電極の少なくともいずれかの材料の95%以上の結晶が前記第1および第2の電極の積層方向に対して(002)方位を有している、請求項1に記載のキャパシタを有する半導体装置。
- 前記第1および第2の電極の少なくともいずれかの結晶粒径は0.1μm以下である、請求項1に記載のキャパシタを有する半導体装置。
- 前記第1および第2の電極のいずれかは、RuおよびReの少なくともいずれかの材料を有している、請求項1に記載のキャパシタを有する半導体装置。
- 前記キャパシタ誘電体層に含まれる前記高誘電率材料は、チタン酸バリウムストロンチウム、酸化タンタル、チタン酸ジルコン酸鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ストロンチウム、チタン酸バリウムよりなる群から選ばれる1種以上の材料を有している、請求項1に記載のキャパシタを有する半導体装置。
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