JP3683675B2

JP3683675B2 - キャパシタを有する半導体装置

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Publication number: JP3683675B2
Application number: JP12218897A
Authority: JP
Inventors: 丈晴黒岩
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-05-13
Filing date: 1997-05-13
Publication date: 2005-08-17
Anticipated expiration: 2017-05-13
Also published as: JPH10313103A

Description

【０００１】
【発明の属する技術分野】
本発明は、キャパシタを有する半導体装置に関し、より特定的には、高誘電率材料を含むキャパシタ誘電体層を１対の電極で挟んでなるキャパシタを有する半導体装置に関するものである。
【０００２】
【従来の技術】
近年、コンピュータなどの情報機器の目ざましい普及によって、半導体装置の需要が急速に拡大している。また機能的には、大規模な記憶容量を有し、かつ高速動作が可能なものが要求されている。これに伴って、半導体装置の高集積化および高速応答性あるいは高信頼性に関する技術開発が進められている。
【０００３】
半導体装置のなかで、記憶情報のランダムな入出力が可能なものとして、ＤＲＡＭ（Dynamic Random Access Memory）が一般的に知られている。このＤＲＡＭは、多数の記憶情報を蓄積する記憶領域であるメモリセルアレイと、外部との入出力に必要な周辺回路とから構成されている。
【０００４】
このように構成されるＤＲＡＭの半導体チップ上において、メモリセルアレイは大きな面積を占めている。また、このメモリセルアレイには、単位記憶情報を蓄積するためのメモリセルがマトリックス状に複数個配列されて形成されている。このメモリセルは、通常１個のＭＯＳ（Metal oxide Semiconductor ）トランジスタと、これに接続された１個のキャパシタとから構成されており、１トランジスタ１キャパシタ型のメモリセルとして広く知られている。このような構成を有するメモリセルは、その構造が簡単なためメモリセルアレイの集積度を向上させることが容易であり、大容量のＤＲＡＭに広く用いられている。
【０００５】
ＤＲＡＭの高集積化を１Ｇｂｉｔ（ギガビット）に代表されるＧｂｉｔ級へと押し進めた場合、メモリセルサイズの縮小が余儀なくされる。このメモリセルサイズの縮小に伴って、キャパシタの平面的な占有面積も同時に縮小される。そのため、キャパシタに蓄えられる電荷量（１ビットのメモリセルに蓄えられる電荷量）が低下することになり、記憶領域としてのＤＲＡＭの動作が不安定なものとなり、信頼性が低下する。
【０００６】
係るＤＲＡＭの動作の不安定化を防止するため、限られた平面占有面積内においてキャパシタの容量を増加させる必要がある。その手段の１つとして、キャパシタ誘電体層に、いわゆる高誘電率材料と呼ばれる材料を採用する方法が検討されている。ここで高誘電率材料とは、一般にシリコン酸化膜の数倍から数百倍の誘電率を有する材料であり、この高誘電率材料をキャパシタ誘電体層に用いることにより、キャパシタの形状を比較的単純な形状に維持したまま、容易に容量の増加を図ることが可能となる。
【０００７】
なお、この高誘電率材料と呼ばれる材料の一例としては、チタン酸バリウムストロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ₃：ＢＳＴ）、酸化タンタル（Ｔａ₂Ｏ₅）、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃：ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃：ＰＬＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ₃：ＳＴＯ）、チタン酸バリウム（ＢａＴｉＯ₃：ＢＴＯ）などが挙げられる。
【０００８】
以下、キャパシタ誘電体層に高誘電率材料を用いた従来のメモリセル構造について説明する。
【０００９】
図７は、従来の半導体装置の構成を概略的に示す断面図である。図７を参照して、素子分離絶縁層１３によって分離されたシリコン基板１１の表面には、ＭＯＳトランジスタ２０が形成されている。
【００１０】
ＭＯＳトランジスタ２０は、１対のソース／ドレイン領域１５と、ゲート絶縁層１７と、ゲート電極層１９とを有している。１対のソース／ドレイン領域１５は、互いに距離を隔ててシリコン基板１１の表面に形成されている。このソース／ドレイン領域１５は、低不純物濃度領域１５ａと高不純物濃度領域１５ｂとからなるＬＤＤ（Lightly Doped Drain ）構造を有している。ゲート電極層１９は、１対のソース／ドレイン領域１５に挟まれる領域上にゲート絶縁層１７を介在して形成されている。
【００１１】
ゲート電極層１９の周囲は絶縁層２１で覆われており、またソース／ドレイン領域１５の一方には、ビット線２３が電気的に接続されている。このビット線２３を覆うように絶縁層２５が形成されている。そしてＭＯＳトランジスタ２０、ビット線２３などを覆うように層間絶縁層２７が形成されている。この層間絶縁層２７には、ソース／ドレイン領域１５の他方に達するコンタクトホール２７ａが形成されている。このコンタクトホール２７ａを埋込むようにプラグ層９が形成されており、このプラグ層９を通じてソース／ドレイン領域１５と電気的に接続するようにキャパシタ１１０が形成されている。
【００１２】
キャパシタ１１０は、ストレージノード１０１と、キャパシタ誘電体層１０３と、セルプレート１０５とを有している。ストレージノード１０１は、層間絶縁層２７上に形成され、プラグ層９と電気的に接続されている。キャパシタ誘電体層１０３は、上述したいわゆる高誘電率材料よりなっており、ストレージノード１０１を覆うように形成されている。セルプレート１０５は、このキャパシタ誘電体層１０３を介在してストレージノード１０１と対向するように形成されている。
【００１３】
このキャパシタ１１０を覆うように層間絶縁層３１が形成されており、その層間絶縁層３１上に、所望の形状にパターニングされた導電層３３が形成されている。またこの導電層３３を覆うように層間絶縁層３５が形成されており、この層間絶縁層３５上に所定の形状にパターニングされた導電層３７が形成されている。
【００１４】
キャパシタ誘電体層１０３に高誘電率材料を用いた場合には、ストレージノード１０１の材料には、酸化物を作りにくく、酸化物となっても導電性を維持でき、かつキャパシタ誘電体層１０３のペロブスカイト構造を得やすい材料が求められる。これらの特性を満たす材料として、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ｒｅ（レニウム）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｒｈ（ロジウム）などが選ばれる。
【００１５】
そしてこの場合、ストレージノード１０１とセルプレート１０５との電気的特性の非対称性をなくすために、セルプレート１０５にはストレージノード１０１と同じ材質が用いられることが好ましい。
【００１６】
従来の半導体装置の製造方法では、ストレージノード１０１とセルプレート１０５とは、上述の材質で形成される場合、基板温度：室温〜２００℃、スパッタ圧力：５〜１０ｍＴｏｒｒ、スパッタガス：アルゴン１００％の条件でスパッタリングにより成膜される。
【００１７】
【発明が解決しようとする課題】
従来のキャパシタでは、キャパシタ誘電体層のリーク電流が大きく、かつキャパシタ誘電体層の比誘電率も小さく、Ｇｂｉｔ級のＤＲＡＭなどへ適用するには必ずしも十分とは言えず、改善の余地があった。
【００１８】
それゆえ、本発明の目的は、リーク電流が小さく、かつ比誘電率の高いキャパシタ誘電体層を含むキャパシタを有する半導体装置を提供することである。
【００１９】
【課題を解決するための手段】
本発明のキャパシタを有する半導体装置は、高誘電率材料を含むキャパシタ誘電体層を第１および第２の電極で挟んでなるキャパシタを有する半導体装置であって、第１および第２の電極のいずれかはチタン化合物の層上に形成されており、第１および第２の電極の少なくともいずれかの材料のＸ線回折における（００２）回折ピーク強度が、第１および第２の電極の積層方向において、（１０１）回折ピーク強度の７倍以上である。
上記局面において好ましくは、第１および第２の電極のいずれかの下層に、ＴｉＮ／Ｔｉの積層構造またはＴｉＮ／ＴｉＳｉＮ／ＴｉＳｉの積層構造が形成されている。
【００２０】
上記局面において好ましくは、第１および第２の電極の積層方向において、（００２）回折ピーク強度は、（１００）の回折ピーク強度の１７．５倍以上である。
【００２１】
上記局面において好ましくは、第１および第２の電極の積層方向において、（００２）回折ピーク強度は、（１０２）、（１０３）、（１１０）、（１１２）の各回折ピーク強度の２８倍以上である。
【００２２】
上記局面において好ましくは、第１および第２の電極の少なくともいずれかの材料の９５％以上の結晶が第１および第２の電極の積層方向に対して（００２）方位を有している。
【００２３】
上記局面において好ましくは、第１および第２の電極の少なくともいずれかの結晶粒径は０．１μｍ以下である。
【００２５】
上記局面において好ましくは、第１および第２の電極のいずれかは、ＲｕおよびＲｅの少なくともいずれかの材料を有している。
【００２６】
上記局面において好ましくは、キャパシタ誘電体層に含まれる高誘電率材料は、チタン酸バリウムストロンチウム、酸化タンタル、チタン酸ジルコン酸鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ストロンチウム、チタン酸バリウムよりなる群から選ばれる１種以上の材料を有している。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【００２８】
実施の形態１
図１は、本発明の実施の形態１におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。図１を参照して、ここではキャパシタを有する半導体装置の一例としてＤＲＡＭのメモリセル構造について説明する。
【００２９】
素子分離絶縁層１３によって分離されたシリコン基板１１の表面には、ＭＯＳトランジスタ２０が形成されている。
【００３０】
ＭＯＳトランジスタ２０は、１対のソース／ドレイン領域１５と、ゲート絶縁層１７と、ゲート電極層１９とを有している。１対のソース／ドレイン領域１５は、互いに距離を隔ててシリコン基板１１の表面に形成されている。このソース／ドレイン領域１５は、低不純物濃度領域１５ａと高不純物濃度領域１５ｂとからなるＬＤＤ構造を有している。ゲート電極層１９は、たとえばドープト多結晶シリコンよりなり、１対のソース／ドレイン領域１５に挟まれる領域上にゲート絶縁層１７を介在して形成されている。
【００３１】
ゲート電極層１９の周囲は、たとえばシリコン酸化膜よりなる絶縁層２１で覆われており、またソース／ドレイン領域１５の一方には、たとえばドープト多結晶シリコンよりなるビット線２３が電気的に接続されている。このビット線２３の周囲は、たとえばシリコン酸化膜よりなる絶縁層２５で覆われている。そしてＭＯＳトランジスタ２０、ビット線２３などを覆うように上部表面が平坦化された、たとえばＢＰＳＧ（Boron-doped Phospho-Silicate Glass）よりなる層間絶縁層２７が形成されている。この層間絶縁層２７には、ソース／ドレイン領域１５の他方に達するコンタクトホール２７ａが形成されている。このコンタクトホール２７ａを埋込むように、たとえばドープト多結晶シリコンよりなるプラグ層９が形成されており、このプラグ層９を通じてソース／ドレイン領域１５と電気的に接続するようにキャパシタ１０が形成されている。
【００３２】
キャパシタ１０は、ストレージノード１と、キャパシタ誘電体層３と、セルプレート５とを有している。ストレージノード１は、層間絶縁層２７上に形成され、かつプラグ層９と電気的に接続されている。バリア層７は、たとえば窒化チタンの単層構造、または窒化チタンとチタンとの２層構造、またはチタンと窒化チタンとチタンとの３層構造により形成されている。キャパシタ誘電体層３は、上述したいわゆる高誘電率材料よりなっており、ストレージノード１を覆うように形成されている。セルプレート５は、このキャパシタ誘電体層３を介在してストレージノード１と対向するように形成されている。
【００３３】
ストレージノード１は、たとえば金属ルテニウム（Ｒｕ）よりなっており、そのＲｕのＸ線回折における（００２）回折ピーク強度が、（１０１）回折ピーク強度の７倍以上であり、（１００）の回折ピーク強度の１７．５倍以上であり、（１０２）、（１０３）、（１１０）、（１１２）の各回折ピーク強度の２８倍以上である。つまり、ストレージノード１のＲｕの９５％以上の結晶粒が、膜厚方向（シリコン基板１１の表面に対して垂直方向）に（００２）の方位に揃っている。
【００３４】
また、ストレージノード１の平面投影寸法はたとえば１ＧｂｉｔＤＲＡＭにおいて０．２μｍ×０．５μｍ程度であり、このストレージノード１を構成するＲｕの結晶粒径は０．１μｍ以下であることが好ましい。
【００３５】
なお、セルプレート５も、ストレージノード１と同様、たとえばＲｕよりなっており、そのＲｕの結晶方位はストレージノード１と同様であってもよい。
【００３６】
このキャパシタ１０を覆うように層間絶縁層３１が形成され、その層間絶縁層３１上に、パターニングされた導電層３３が形成されている。この導電層３３上に層間絶縁層３５が形成され、この層間絶縁層３５上にパターニングされた導電層３７が形成されている。この導電層３３および３７は、たとえばアルミニウムを含む材料よりなっている。
【００３７】
上記のようなストレージノード１におけるＲｕの配向性および結晶粒径を得る成膜条件は、たとえば基板温度：３５０℃、スパッタガス圧：１２ｍＴｏｒｒ、スパッタガス：アルゴン／酸素＝９０／１０である。なお、この条件に限られず、基板温度：２００〜６００℃、スパッタガス圧：１．５〜２４ｍＴｏｒｒ、スパッタガス：アルゴン／酸素＝９５／５〜７０／３０の範囲であれば、上述の配向性および結晶粒径を有するＲｕを作製可能である。上記の条件でスパッタガスに酸素を加えているのは酸素混入により結晶粒の成長を抑制し、粒径微細化を達成するためである。この場合、Ｒｕ膜中の酸素濃度は０．０１原子％〜１原子％となる。
【００３８】
次に、本願発明者が行なった実験について説明する。
まず図１および図７に示すように層間絶縁層２７のコンタクトホール２７ａ中を埋込むドープト多結晶シリコンよりなるプラグ層９と直接接するように層間絶縁層２７上全面にＲｕ膜を、本実施の形態および従来例における各条件でスパッタリングにより成膜した。このＲｕ膜上にシリコン酸化膜を５０ｎｍの膜厚で成膜し、通常の写真製版技術およびエッチング技術によってこのシリコン酸化膜をパターニングした。このパターニングされたシリコン酸化膜をマスクとしてＲｕ膜を、酸素を主成分とするガス中でＲＩＥ（Reactive Ion Etching）によりパターニングにしてストレージノードパターンを得た。
【００３９】
このパターニング後のストレージノードの形状をＳＥＭで観察したところ、ストレージノードは大別して図２および図３に示す２種類の形状となっていることが確認された。
【００４０】
図２は従来例の条件で、また図３は本実施の形態の条件で成膜された場合のストレージノードパターンの形状を示す平面図（ａ）、断面図（ｂ）である。
【００４１】
図２を参照して、従来例の条件で成膜されたＲｕよりなるストレージノード１０１では、結晶粒が大きく、かつＸ線回折評価によれば結晶方位がランダムであった。一方、図３を参照して、本実施の形態の条件で成膜されたＲｕよりなるストレージノード１では、結晶粒が細かく均一であり、同様なＸ線回折評価によれば（００２）系統の回折ピーク強度が非常に強く、膜厚方向（矢印Ｄ方向）においてこの方位に優先配向していることがわかった。また、断面形状から見ると従来例の条件で製造されたストレージノード１０１（図２）では、一方の側壁が矩形に抉れ、ストレージノードの寸法も予定されていたものより小さな仕上がりとなっていた。これに対し、本実施の形態の条件で製造されたストレージノード１（図３）では各側壁が層間絶縁層２７の表面に対してほぼ垂直な形状となっていた。
【００４２】
また図２と図３とに示すストレージノード１、１０１をなすＲｕの結晶粒１ａ、１０１ａの配向性について調べた。その結果、図３に示すストレージノード１では（００２）の配向度は９５％以上であったのに対し、図２に示すストレージノード１０１ではこれよりも低いものであった。
【００４３】
このＲｕの（００２）配向度については、以下のようにＸ線回折ピーク強度を用いて測定した。図２や図３に示すストレージノードをＸ線回折評価した場合、たとえば図４に示すようなＸ線回折ピークの分布が得られる。この図４において回折角度１５°〜１０５°においては、Ｒｕの（００２）の回折ピーク以外に、比較的強い（１００）、（１０１）、（１０２）、（１０３）、（１１０）、（１１２）が認められる可能性がある。なお、図４においてはＲｕの（１００）、（１０２）、（１１０）の回折ピークは認められてはいない。
【００４４】
ここでＲｕの（００２）回折ピーク強度が、（１０１）に対しては７倍以上、（１００）に対しては１７．５倍以上、（１０２）、（１０３）、（１１０）、（１１２）に対してはそれぞれ２８倍以上であれば、ストレージノードのＲｕ結晶粒の９５％以上が膜厚方向に（００２）の方位に揃っていることになる。
【００４５】
さらに、ストレージノードのＲｕの配向度の変化に対するキャパシタ誘電体層のリーク電流と比誘電率との変化について調べた。その結果を図５に示す。
【００４６】
図５を参照して、ストレージノードのＲｕの（００２）配向度が高くなるほどキャパシタ誘電体層のリーク電流値は低くなり、かつ比誘電率は高くなった。
【００４７】
特に、（００２）配向度が９３％ではキャパシタ誘電体層のリーク電流値は１０５ｎＡ／ｃｍ²であり、（００２）配向度が９５％では６８ｎＡ／ｃｍ²であった。
【００４８】
このことより、本願発明者は、キャパシタ誘電体層のリーク電流および比誘電率が、ストレージノードのＲｕの（００２）配向度に依存していることを見出した。
【００４９】
（００２）配向度が低くなるとリーク電流値が高くなるのは、（００２）配向度が低くなることでＲｕの結晶方位が図２に示すようにランダムとなり、ある結晶粒ではエッチングの結晶方位依存性が顕著に現れることでストレージノード１０１の側壁に抉れによる鋭角部分が生じ、この鋭角部分で電界集中が引起こされるためと考えられる。
【００５０】
また（００２）配向度が高くなるとキャパシタ誘電体層の比誘電率が高くなるのは、（００２）の結晶方位は、ペロブスカイト構造を持つ高誘電率材料のキャパシタ誘電体層と整合性がよいため、この（００２）配向度の高いストレージノード上にキャパシタ誘電体層を成長させることにより、結晶性の良いキャパシタ誘電体層が得られるためと考えられる。
【００５１】
以上より、従来例においてキャパシタ誘電体層のリーク電流値が高く、比誘電率が低くなっていた理由は、ストレージノードのＲｕの（００２）配向度が低かったためと判明した。
【００５２】
さらに本願発明者は、図５の結果より、１００ｎＡ／ｃｍ²以下のキャパシタ誘電体層のリーク電流値を得るためには、Ｒｕ結晶粒の（００２）配向度が９５％以上でなければならないことを見出した。ここでキャパシタ誘電体層のリーク電流値が１００ｎＡ／ｃｍ²以上としたのは、キャパシタ誘電体層がこれ以上のリーク電流を有している場合には、Ｇｂｉｔ級のＤＲＡＭへの応用に問題が生ずるからである。
【００５３】
以上より、Ｇｂｉｔ級のＤＲＡＭに適用するためには、（００２）配向度を、従来例の製法では得られなかった９５％以上にする必要があることがわかった。
【００５４】
また上述したように本実施の形態の条件でＲｕよりなるストレージノードを形成した場合には、Ｒｕの（００２）配向度が９５％以上となり、上述の（００２）配向度の条件を満たしている。したがって、本実施の形態では、キャパシタ誘電体層のリーク電流が少なく、かつ比誘電率の高いキャパシタを得ることができる。
【００５５】
なお、図１において、ストレージノード１をなすＲｕ結晶粒の大きさは上述のように方位が揃っていれば大きくても構わないが、１ＧｂｉｔＤＲＡＭでは、キャパシタの平面投影サイズが０．２μｍ×０．５μｍ程度と考えられるため、０．１μｍ以下に微細化されていることが好ましい。
【００５６】
また図１に示す本実施の形態においてはストレージノード１の材質としてＲｕについて説明したが、Ｒｅでも同様の効果が得られる。
【００５７】
本実施の形態では、ストレージノード１のＸ線回折における（００２）回折ピーク強度が（１０１）回折ピーク強度の７倍以上となるため、結晶粒の（００２）配向度を９５％以上にすることができる。このため、ストレージノード１のパターニングした際のエッチング時にストレージノード１の側壁をほぼ平坦にすることができる。よって、ストレージノード１の側壁に生じた抉れ部に電界集中が生じることでキャパシタ誘電体層３のリーク電流が増大することを防止することができる。したがって、キャパシタ誘電体層３のリーク電流の少ないキャパシタ１０を得ることができる。
【００５８】
また、結晶粒の（００２）配向は、ペロブスカイト構造を持つ高誘電率材料よりなるキャパシタ誘電体層３と整合性がよい。このため、結晶粒の（００２）配向度が９５％以上となると、そのストレージノード１上に形成されるキャパシタ誘電体層３は良い結晶性を有することになる。したがって、キャパシタ誘電体層３の比誘電率の高いキャパシタ１０を得ることができる。
【００５９】
実施の形態２
図６は、本発明の実施の形態２におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。図６を参照して、本実施の形態の構成は、図１に示す実施の形態１の構成と比較して、密着層７を設けた点で異なる。
【００６０】
密着層７は、ストレージノード１と層間絶縁層２７との間に位置し、かつストレージノード１とプラグ層９とを電気的に接続している。この密着層７は、たとえばＴｉＮ（窒化チタン）／Ｔｉ（チタン）の積層構造よりなっており、より正確な表現を取ればＴｉＮ／ＴｉＮ／Ｔｉの積層構造、ＴｉＮ／ＴｉＳｉＮ／ＴｉＳｉの積層構造、あるいはＴｉＮ／ＴｉＳｉＮ／Ｔｉの積層構造よりなっている。
【００６１】
また、ストレージノード１は、たとえばＲｕよりなり、層間絶縁膜２７の表面に垂直な方向に対してＲｕの（００２）の配向度が９９％以上である。
【００６２】
なお、これ以外の構造については図１に示す実施の形態１と同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【００６３】
本願発明者は、Ｒｕよりなるストレージノード１の配向性が下地に依存することを調べる実験を行なった。
【００６４】
下地構造としてドープト多結晶シリコンよりなるプラグ層９上に密着層Ｔｉ／ＴｉＮ／ＴｉあるいはＴｉＮ／Ｔｉ構造を形成した。具体的には、密着層は以下の工程により形成した。まずＴｉを成膜した後、ウェハを取出し、ランプ加熱によってＴｉＳｉ（下地シリコンとチタンとを反応させる）を作製した。このランプ加熱は窒素中あるいはアンモニア雰囲気中で行なわれるため、同時にＴｉの表面側にＴｉＮが形成された。なおこのＴｉＮの組成分析を行なったところ、Ｔｉ−Ｓｉ−Ｎが混在して検出されたため、ＴｉＳｉＮとなっていることも考えられる。この後、再びＴｉＮを成膜し、通常の窒素雰囲気でのランプ加熱処理を施して、上述のＴｉＮ／Ｔｉ構造を作製した。
【００６５】
上述のような工程でＴｉＮ／Ｔｉ構造を作製したため、この密着層は、正確にはＴｉＮ／ＴｉＮ／Ｔｉの積層構造、ＴｉＮ／ＴｉＳｉＮ／ＴｉＳｉの積層構造、あるいはＴｉＮ／ＴｉＳｉＮ／Ｔｉの積層構造になっているものと考えられる。
【００６６】
このようなＴｉＮ／Ｔｉ構造の密着層上に、実施の形態１で示した条件でＲｕよりなるストレージノードをスパッタリング法により成膜し、そのストレージノード上に高誘電率誘電体膜としてチタン酸バリウムストロンチウムをＣＶＤ（Chemical Vapor Deposition ）法で成膜した。
【００６７】
この後、Ｘ線回折評価を行ない、そのＸ線回折パターンを見ると、回折角度１５°〜１０５°においては、Ｒｕの（００２）回折ピークの他にＲｕの（１０１）、（１０３）、（１１２）回折ピークが認められた。Ｒｕの（００２）回折ピーク強度が（１０１）に対しては約７０倍、かつ（１０３）、（１１２）に対しては約３００倍となっており、Ｒｕ結晶粒の９９％以上が（００２）方位であることが判明した。またキャパシタ誘電体層の電気特性についても、比誘電率が約１８５であり、リーク電流密度が１．５Ｖ印加時において約５０ｎＡ／ｃｍ²であった。
【００６８】
また、下地構造として上述した密着層を形成すれば、基板温度を室温からと低温にし、またスパッタガスもアルゴン／酸素＝１００／０として酸素を含めなくとも、ストレージノードにおいて９５％以上のＲｕの（００２）配向度を得ることが可能となる。また、スパッタガスがアルゴン／酸素＝１００／０であっても、上述の密着層を下地構造とする場合には、ストレージノードのＲｕ結晶粒の大きさを０．１μｍ以下とすることができる。
【００６９】
また、下地構造として上述の密着層を形成すると、電気特性の安定性が向上し、キャパシタ誘電体層の比誘電率のばらつきは１６５±２５であったものが１８５±１５に、キャパシタ誘電体層のリーク電流密度は１．５Ｖ印加時に約５０±３０ｎＡ／ｃｍ²であったものが５０±２０ｎＡ／ｃｍ²にそれぞれ向上した。
【００７０】
なお、本実施の形態においても、ストレージノードの材料としてＲｕの他にＲｅを用いても同様の効果が得られる。
【００７１】
また本願発明者は、従来の一般的な方法で得られた密着層上に、従来例の条件でストレージノードを形成した場合、ストレージノードのＲｕ結晶粒の（００２）配向度は７０％〜９０％程度しかないことも確認した。つまり、従来のストレージノードおよび密着層の形成プロセスおよび条件を用いる限り、９５％以上の（００２）配向度は得られないことが判明した。
【００７２】
ここで、従来の一般的な密着層の製造方法とは、密着層としてＴｉとＴｉＮとを連続成膜した後、アニール（窒素雰囲気でのランプ加熱）によりＴｉＮ／ＴｉＳｉ（下地シリコンとチタンとを反応させる）を得る方法である。
【００７３】
本実施の形態では、ストレージノード１と層間絶縁層２７との間に密着層７となるＴｉＮ／Ｔｉ構造が形成されているため、９９％以上の（００２）配向度を実現することができる。したがって、実施の形態１よりもより一層リーク電流が少なく、かつ比誘電率の高いキャパシタ誘電体層を得ることができる。
【００７４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７５】
【発明の効果】
本発明のキャパシタを有する半導体装置では、第１および第２の電極の少なくともいずれかのＸ線回折における（００２）回折ピーク強度が（１０１）回折ピーク強度の７倍以上となるため、結晶粒の（００２）配向度を９５％以上にすることができる。このため、第１および第２の電極の少なくともいずれかのパターニングした際のエッチング時にこれらの電極の側壁面をほぼ平坦にすることができる。よって、これらの電極の側壁に生じた抉れ部に電界集中が生じることでリーク電流が増大することを防止することができる。したがって、低いリーク電流を有するキャパシタ誘電体層を実現することができる。
【００７６】
また、第１および第２の電極の少なくともいずれかの結晶粒の（００２）の配向は、ペロブスカイト構造を持つ高誘電率材料よりなるキャパシタ誘電体層と整合性がよい。このため、結晶粒の（００２）配向度が９５％以上になると、電極上に形成されるキャパシタ誘電体層はよい結晶性を有することになる。したがって、高い比誘電率を有するキャパシタ誘電体層を実現することができる。
さらに第１および第２の電極のいずれかがチタン化合物の層上に形成されているため、９９％以上の（００２）配向度を実現することができ、より一層リーク電流が少なく、かつ比誘電率の高いキャパシタ誘電体層を得ることができる。
上記局面において好ましくは、第１および第２の電極のいずれかの下層に、ＴｉＮ／Ｔｉの積層構造またはＴｉＮ／ＴｉＳｉＮ／ＴｉＳｉの積層構造が形成されている。
【００７７】
上記局面において好ましくは、第１および第２の電極の積層方向において、第１および第２の電極の少なくともいずれかの材料のＸ線回折における（００２）回折ピーク強度が、（１００）の回折ピーク強度の１７．５倍以上である。これにより、リーク電流が少なく、かつ比誘電率の高いキャパシタ誘電体層を得ることができる。
【００７８】
上記局面において好ましくは、第１および第２の電極の積層方向において、（００２）回折ピーク強度は、（１０２）、（１０３）、（１１０）、（１１２）の各回折ピーク強度の２８倍以上である。これにより、上述した９５％以上の（００２）配向度を実現することができ、リーク電流が少なく、かつ比誘電率の高いキャパシタ誘電体層を得ることができる。
【００７９】
上記局面において好ましくは、第１および第２の電極の少なくともいずれかの材料の９５％以上の結晶が第１および第２の電極の積層方向に対して（００２）方位を有している。これにより、リーク電流が少なく、かつ比誘電率の高いキャパシタ誘電体層を得ることができる。
【００８０】
上記局面において好ましくは、第１および第２の電極の少なくともいずれかの結晶粒径は０．１μｍ以下である。これにより、１ＧｂｉｔＤＲＡＭのストレージノードへの適用が容易となる。
【００８２】
上記局面において好ましくは、第１および第２の電極の少なくともいずれかは、ＲｕおよびＲｅの少なくともいずれかの材料を有している。このように電極に適切な材料を選択することにより、リーク電流が少なく、かつ比誘電率の高いキャパシタ誘電体層を得ることができる。
【００８３】
上記局面において好ましくは、ペロブスカイト構造を有する高誘電率材料は、チタン酸バリウムストロンチウム、酸化タンタル、チタン酸ジルコン酸鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ストロンチウム、チタン酸バリウムよりなる群から選ばれた１種以上よりなる。このように適切な材料を選択することにより、キャパシタの電荷量を増大させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。
【図２】従来例の条件でストレージノードを形成した場合のストレージノードの構造を示す平面図（ａ）、断面図（ｂ）である。
【図３】本発明の実施の形態１における条件でストレージノードを形成した場合のストレージノードの構造を示す平面図（ａ）、断面図（ｂ）である。
【図４】Ｒｕをストレージノードに用いた場合のストレージノードのＸ線回折評価を行なった場合の回折ピーク強度の分布を示す図である。
【図５】ストレージノードのＲｕの（００２）配向度とキャパシタ誘電体層のリーク電流と比誘電率との関係を示すグラフである。
【図６】本発明の実施の形態２におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。
【図７】従来例のキャパシタを有する半導体装置の構成を概略的に示す断面図である。
【符号の説明】
１ストレージノード、３キャパシタ誘電体層、５セルプレート、１０キャパシタ。

Claims

高誘電率材料を含むキャパシタ誘電体層を第１および第２の電極で挟んでなるキャパシタを有する半導体装置であって、
前記第１および第２の電極のいずれかはチタン化合物の層上に形成されており、前記第１および第２の電極の少なくともいずれかの材料のＸ線回折における（００２）回折ピーク強度が、前記第１および第２の電極の積層方向において（１０１）回折ピーク強度の７倍以上である、キャパシタを有する半導体装置。
前記第１および第２の電極のいずれかの下層に、ＴｉＮ／Ｔｉの積層構造またはＴｉＮ／ＴｉＳｉＮ／ＴｉＳｉの積層構造を有する、請求項１に記載のキャパシタを有する半導体装置。
前記第１および第２の電極の積層方向において、前記（００２）回折ピーク強度は、（１００）の回折ピーク強度の１７．５倍以上である、請求項１に記載のキャパシタを有する半導体装置。
前記第１および第２の電極の積層方向において、前記（００２）回折ピーク強度は、（１０２）、（１０３）、（１１０）、（１１２）の各回折ピーク強度の２８倍以上である、請求項３に記載のキャパシタを有する半導体装置。
前記第１および第２の電極の少なくともいずれかの材料の９５％以上の結晶が前記第１および第２の電極の積層方向に対して（００２）方位を有している、請求項１に記載のキャパシタを有する半導体装置。
前記第１および第２の電極の少なくともいずれかの結晶粒径は０．１μｍ以下である、請求項１に記載のキャパシタを有する半導体装置。
前記第１および第２の電極のいずれかは、ＲｕおよびＲｅの少なくともいずれかの材料を有している、請求項１に記載のキャパシタを有する半導体装置。
前記キャパシタ誘電体層に含まれる前記高誘電率材料は、チタン酸バリウムストロンチウム、酸化タンタル、チタン酸ジルコン酸鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ストロンチウム、チタン酸バリウムよりなる群から選ばれる１種以上の材料を有している、請求項１に記載のキャパシタを有する半導体装置。