KR100859949B1 - 아날로그 반도체 소자의 제조방법 - Google Patents

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Abstract

캐패시터의 유전막과 실리사이드막의 접촉을 배제하여, 캐패시터의 특성을 향상시킬 수 있는 아날로그 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판상에 소자 분리막을 형성하고, 상기 반도체 기판의 소정 부분에 게이트 전극을 형성하고, 동시에 소자 분리막 상부에 캐패시터의 하부 전극을 형성한다. 그리고나서, 상기 캐패시터의 하부 전극 상에, 하부 전극보다 좁은 선폭으로 유전막 및 상부 전극을 형성하고, 상기 게이트 전극, 하부 전극 및 상부 전극의 양측벽에 스페이서를 형성한다음, 상기 게이트 전극 양측의 반도체 기판에 접합 영역을 형성한다. 다음, 상기 반도체 기판 전면에 전이 금속막을 증착하고, 상기 전이 금속막을 열처리하여, 게이트 전극, 노출된 캐패시터의 하부 전극, 상부 전극 및 접합 영역에 전이 금속 실리사이드막을 형성한다. 그후, 상기 반응하지 않고 남아있는 전이 금속막을 제거한다.
아날로그, 캐패시터, 실리사이드

Description

아날로그 반도체 소자의 제조방법{Method for manufacturing analog semiconductor device}
도 1은 자기 정렬된 실리사이드막을 갖는 종래의 아날로그 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 종래의 아날로그 반도체 소자의 제조방법을 나타낸 각 공정별 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 105 : 소자 분리막
115a : 게이트 전극 115b : 캐패시터의 하부 전극
125 : 유전막 130 : 상부 전극
140 : 전이 금속막 145 : 전이 금속 실리사이드막
150a : 모스 트랜지스터 150b : 캐패시터
본 발명은 아날로그 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 캐패시터의 유전막 열화를 방지할 수 있는 아날로그 반도체 소자의 제조방법 에 관한 것이다.
일반적으로 아날로그 반도체 소자는 각각 여러 상태의 정보를 저장하는 디바이스로서, 회로의 필요한 노드에 형성된다. 이러한 아날로그 반도체 디바이스는, 저항과 캐패시터로 구비되며, 예를들어, 오실레이터로 이용된다. 여기서, 오실레이터는 외부로 부터 별도의 신호없이 새로운 주파수를 발생하는데, 주파수의 크기는 f=1/(2π√RC)로 정의하며, 보통 저항치(R)과 캐패시턴스(C)값에 반비례한다.
한편, 저항은 대부분 폴리실리콘막으로 형성되고, 캐패시터는 하부 전극과 상부 전극 및 하부 전극과 상부 전극 사이에 개재된 유전막으로 형성된다. 저항은 폴리실리콘에 도핑된 불순물 농도에 의하여 저항치가 결정되므로, 증착공정시 저항치가 이미 결정되어 있고, 캐패시터는 하부 전극 및 상부 전극의 면적, 유전막의 유전율에 비례한다.
이와같은 캐패시터의 용량과 저항은 입력되는 접합에 따라 일정량만큼 변화한다. 즉, 아날로그 장치에 따라 다소 차이는 있으나, 고성능을 요구하는 경우 전압에 따른 캐패시터 용량의 변화량(dC/dV)이 100PPM이하가 요구되며, 이보다 클 경우, 아날로그 장치는 불량이 발생될 수 있다.
또한 아날로그 반도체 소자는 모스 트랜지스터와 저항 및 캐패시터의 조합으로 이루어지며, 전도 특성을 개선시키기 위하여, 모스 트랜지스터의 게이트 전극 및 접합 영역 상부에 자기 정렬된 실리사이드막을 형성하고 있다.
도 1은 자기 정렬된 실리사이드막을 갖는 종래의 아날로그 반도체 소자의 제조방법을 설명하기 위한 단면도이다. 도 1에서는 예를들어, 모스 트랜지스터와 캐 패시터 부분만을 나타낸다.
도 1을 참조하여, 반도체 기판(10) 상의 소정 부분에 소자 분리막(13)을 형성한다음, 반도체 기판(10) 상부에 게이트 절연막(15), 게이트 전극용 도전층(17)을 순차적으로 적층한다. 그후, 게이트 전극용 도전층(17)을 소정 부분 패터닝하여, 게이트 전극(17a)과 캐패시터의 하부 전극(17b)을 형성한다. 이때, 캐패시터의 하부 전극(17b)은 소자 분리막(13) 상부에 형성된다.
그후, 공지의 방법으로 게이트 전극(17a) 및 하부 전극(17b) 양 측벽에 공지의 방법으로 절연막 스페이서(21)를 형성한다음, 게이트 전극(17a) 양측의 반도체 기판(10)에 불순물을 주입하여, LDD(lightly doped drain) 방식으로 접합 영역(23a,23b)을 형성한다.
그 다음, 반도체 기판(10) 결과물 상부에 전이 금속막을 증착한다음, 열처리하여, 게이트 전극(17a), 하부 전극(17b) 및 접합 영역(23a,23b) 상부에만 선택적으로 전이 금속 실리사이드막(25)을 형성한다. 이어서, 전이 금속 실리사이드막(25)이 형성된 하부 전극(17a) 상부에 유전막(27) 및 상부 전극(29)을 선택적으로 형성하여, 모스 트랜지스터(30a) 및 캐패시터(30b)를 형성한다.
그러나, 종래의 아날로그 반도체 소자는, 유전막(27)이 하부 전극(17a)의 실리사이드막(25)과 접촉됨에 따라, 유전막(27)막의 신뢰성이 저하되어, 전체적으로 캐패시터의 특성이 저하된다.
따라서, 본 발명의 목적은 캐패시터의 유전막과 실리사이드막의 접촉을 배제 하여, 캐패시터의 특성을 향상시킬 수 있는 아날로그 반도체 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 반도체 기판상에 소자 분리막을 형성하고, 상기 반도체 기판의 소정 부분에 게이트 전극을 형성하고, 동시에 소자 분리막 상부에 캐패시터의 하부 전극을 형성한다. 그리고나서, 상기 캐패시터의 하부 전극 상에, 하부 전극보다 좁은 선폭으로 유전막 및 상부 전극을 형성하고, 상기 게이트 전극, 하부 전극 및 상부 전극의 양측벽에 스페이서를 형성한다음, 상기 게이트 전극 양측의 반도체 기판에 접합 영역을 형성한다. 다음, 상기 반도체 기판 전면에 전이 금속막을 증착하고, 상기 전이 금속막을 열처리하여, 게이트 전극, 노출된 캐패시터의 하부 전극, 상부 전극 및 접합 영역에 전이 금속 실리사이드막을 형성한다. 그후, 상기 반응하지 않고 남아있는 전이 금속막을 제거하는 단계를 포함한다.
상기 전이 금속막은 코발트, 티타늄, 탄탈륨, 텅스텐, 백금 중 선택되는 하나 또는 이들의 적층막으로 형성할 수 있다.
아울러, 전이 금속 실리사이드막은 약 450 내지 530℃ 온도에서 급속 열처리하는 형성된다. 또한, 잔류하는 전이 금속막은 HCl과 H2O2의 혼합 용액으로 습식 식각하여 제거된다.
또한, 상기 잔류하는 전이 금속막을 제거하는 단계 이후에, 상기 실리사이드막을 저저항화하기 위한 열처리 공정을 더 실시할 수 있으며, 상기 열처리 공정은 750 내지 800℃ 온도에서 진행한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 첨부 도면 도 2a 내지 도 2d는 본 발명의 일실시예에 따른 아날로그 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다. 아울러, 본 도면들은 아날로그 반도체 소자의 모스 트랜지스터와 캐패시터만을 개략적으로 도시한다.
먼저, 도 2a를 참조하여, 반도체 기판(100)의 소정 영역에 예를들어 STI(shallow trecnch isolation) 방식에 의하여 소자 분리막(105)을 형성한다. 소자 분리막(105)이 형성된 반도체 기판(100) 상부에 게이트 절연막(110), 게이트 전극용 도전층을 증착한다. 이때, 게이트 전극용 도전층은 예를들어 도핑된 폴리실리콘막이 이용될 수 있다. 그후, 게이트 전극용 도전층을 소정 부분 패터닝하여, 반도체 기판(100) 상부에는 게이트 전극(115a)을 형성한다. 이때, 게이트 전극(115a)의 형성과 동시에, 소자 분리막(105) 상부에는 캐패시터의 하부 전극(115b)을 형성한다. 그 다음, 게이트 전극(115a) 및 하부 전극(115b)이 형성된 반도체 기판(100) 상부에 캐패시터의 유전막(125)을 증착한다. 유전막(125)은 균일한 두께를 유지하기 위하여, 예를들어 화학 기상 증착법(chemical vapor deposition) 방식으로 형성한다. 유전막(125) 상부에 도전층을 증착한다음, 도전층 및 유전막(125)을 패터닝하여, 상부 전극(130)을 형성한다. 상부 전극용 도전층 역시 도핑된 폴리실리콘막 이 이용될 수 있다. 이때, 상부 전극(130) 및 유전막(125)은 이후 배선 공정을 용이하게 하기 위하여, 하부 전극(115b)의 선폭보다 좁은 폭을 갖는다.
다음, 도 2b에 도시된 바와 같이, 반도체 기판(100) 결과물 상부에 절연막을 소정 두께로 증착한다음, 절연막을 비등방성 식각하여, 게이트 전극(115a), 하부 전극(115b) 및 상부 전극(130)의 양측벽에 스페이서(135)를 형성한다. 스페이서(135)를 형성하는 과정에서 반도체 기판(100) 표면에 잔류하는 게이트 절연막(110)이 모두 제거된다.
도 2c에서와 같이, 게이트 전극(135) 양측의 반도체 기판(100)에 불순물을 이온 주입하여, 접합 영역(138a,138b)을 형성한다. 이때, 접합 영역(138a,138b)은 LDD 방식으로 형성하는데, 바람직하게는 스페이서(135)를 형성하기 전에 저농도 불순물을 주입하고, 스페이서(135)를 형성한 후에 고농도 불순물을 주입하여 LDD 방식의 접합 영역을 형성한다. 반도체 기판(100) 전면에 전이 금속막(140)을 증착한다. 전이 금속막(140)으로는 코발트, 티타늄, 탄탈륨, 텅스텐, 백금 중 선택되는 하나의막 또는 이들의 적층막이 있으며, 본 실시예에서는 전이 금속막(140)으로 코발트막(141)과 티타늄막(143)의 적층막을 이용한다. 아울러, 전이 금속막(140)은 예를들어 스퍼터링 방식으로 형성할 수 있다.
그리고 나서, 도 2d에 도시된 바와 같이, 전이 금속막(140)이 증착된 반도체 기판(100) 결과물을 1차적으로 450 내지 530℃의 온도에서 급속 열처리하여, 실리콘 물질 상부, 즉, 게이트 전극(115), 캐패시터의 하부 전극(115b)의 일부분, 상부 전극(130) 및 접합 영역(138a,138b) 상부에 전이 금속 실리사이드막(145) 즉, 코발 트 실리사이드막을 형성한다. 그후, 반응되지 않은 전이 금속막(140)을 습식 식각 용액, 예를들어, HCl와 H2O2의 혼합 용액으로 제거한다. 다음, 전이 금속 실리사이드막(145)의 저저항 특성을 개선하기 위하여, 추가로 750 내지 800℃의 고온에서 급속 열처리한다. 이에따라, 전이 금속막은 보다 안정한 상태로 상전이하게 되어, 전도 특성이 더 개선된다.
본 실시예에 의하면, 유전막(125)을 형성하고, 상부 전극(130) 및 스페이서(135)를 형성한다음, 실리사이드막(145)을 형성하므로써, 유전막(125)과 실리사이드막(145)의 직접적인 접촉을 방지할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 아날로그 반도체 소자의 캐패시터 제작에 있어서, 유전막을 형성한다음, 실리사이드막을 형성함에 따라, 상부 전극 양측에 노출된 하부 전극 상부에만 전이 금속 실리사이드막을 형성한다. 이에따라, 유전막과 전이 금속 실리사이드막간의 접촉이 배제되어, 유전막 신뢰성을 개선할 수 있고, 캐패시터의 특성을 개선할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (6)

  1. 반도체 기판상에 소자 분리막을 형성하는 단계;
    상기 반도체 기판의 소정 부분에 게이트 전극을 형성하고, 동시에 소자 분리막 상부에 캐패시터의 하부 전극을 형성하는 단계;
    상기 캐패시터의 하부 전극 상에, 하부 전극보다 좁은 선폭으로 유전막 및 상부 전극을 형성하는 단계;
    상기 게이트 전극, 하부 전극 및 상부 전극의 양측벽에 스페이서를 형성하는 단계;
    상기 게이트 전극 양측의 반도체 기판에 접합 영역을 형성하는 단계;
    상기 반도체 기판 전면에 전이 금속막을 증착하는 단계;
    상기 전이 금속막을 열처리하여, 게이트 전극, 노출된 캐패시터의 하부 전극, 상부 전극 및 접합 영역에 전이 금속 실리사이드막을 형성하는 단계; 및
    반응하지 않고 잔류하는 전이 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 전이 금속막은 코발트, 티타늄, 탄탈륨, 텅스텐, 백금 중 선택되는 하나 또는 이들의 적층막으로 형성하는 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 전이 금속 실리사이드막을 형성하는 단계는, 450 내지 530℃ 온도에서 급속 열처리하는 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 잔류하는 전이 금속막을 제거하는 단계는, HCl과 H2O2의 혼합 용액으로 습식 식각하여 잔류하는 전이 금속막을 제거하는 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 잔류하는 전이 금속막을 제거하는 단계 이후에, 상기 실리사이드막을 저저항화하기 위한 열처리 공정을 더 실시하는 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 열처리 공정은 750 내지 800℃ 온도에서 진행되는 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.
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