KR100284721B1 - 반도체장치 - Google Patents

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요시카즈 다나베
도모노리 아오야마
교이치 스구로
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니시무로 타이죠
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Abstract

본 발명에 따른 반도체장치는, GaAs 기판(11) 상에 SiO2막과 제1배선층이 이러한 순서로 배치된다. 캐패시터는 제1배선층 상에 형성된다. 캐패시터는 아래로부터 차례로 Ti층, Mo층, Pt층으로 이루어진 다층구조를 갖는 하부전극을 포함한다. 또한, 캐패시터는 티탄산 스트론튬으로 이루어진 유전체막을 포함한다. 더욱이, 캐패시터는 아래로부터 차례로 WNX층(120nm)과 W층(300nm)으로 이루어진 다층구조를 갖는 상부전극을 포함한다. 유전체막과 접하는 상부전극의 면은 질화 텅스텐층에 의해 규정된다.

Description

반도체장치
제1도는 본 발명의 실시예에 따른 반도체장치를 나타낸 횡단면도,
제2도는 종래 반도체장치를 나타낸 횡단면도,
제3도는 WNX의 계수 x와 그 산화저항 사이의 관계를 나타낸 그래프,
제4도는 제1도에 나타낸 반도체장치에 있어서, 인가전압과 유전분산(tanδ) 사이의 관계를 나타낸 그래프,
제5도는 종래 반도체장치에 있어서, 인가전압과 유전분산(tanδ) 사이의 관계를 나타낸 그래프,
제6도는 제1도에 나타낸 반도체장치에 있어서, 인가전압과 누설전류밀도 사이의 관계를 나타낸 그래프,
제7도는 종래 반도체장치에 있어서, 인가전압과 누설전류밀도 사이의 관계를 나타낸 그래프,
제8도는 제1도에 나타낸 반도체장치에 있어서, 전계강도와 비유전율 사이의 관계를 나타낸 그래프,
제9도는 종래 반도체장치에 있어서 전계강도와 비유전율 사이의 관계를 나타낸 그래프,
제10(a)도∼제10(d)도는 제1도에 나타낸 반도체장치의 제조방법을 나타낸 횡단면도,
제11(a)∼제11(c)도는 본 발명의 다른 실시예에 따른 반도체장치의 제조방법을 나타낸 횡단면도,
제12(a)∼제12(c)도는 본 발명의 다른 실시예에 따른 반도체장치의 제조방법을 나타낸 횡단면도,
제13도는 제12(a)도∼제12(c)도에 나타낸 반도체장치에 있어서, 질화율과 용량 사이의 관계를 나타낸 그래프,
제14도는 제12(a)도∼제12(c)도에 나타낸 반도체장치에 있어서, 질화율과 산화율 사이의 관계를 나타낸 그래프,
제15도는 제12(a)도∼제12(c)도에 나타낸 반도체장치에 있어서, 열처리온도와 질화율 사이의 관계를 나타낸 그래프,
제16(a)도∼제16(d)도는 본 발명의 다른 실시예에 따른 반도체 기억장치의 제조방법을 나타낸 횡단면도,
제17도는 본 발명의 다른 실시예에 따른 반도체 기억장치를 나타낸 횡단면도,
제18도는 본 발명의 다른 실시예에 따른 반도체 기억장치를 나타낸 횡단면도,
제19도는 본 발명의 다른 실시예에 따른 반도체 기억장치를 나타낸 횡단면도,
제20도는 본 발명의 다른 실시예에 따른 반도체 기억장치를 나타낸 횡단면도,
제21도는 본 발명의 다른 실시예에 따른 반도체 기억장치를 나타낸 횡단면도,
제22도는 본 발명의 다른 실시예에 따른 반도체 기억장치를 나타낸 횡단면도,
제23도는 본 발명의 다른 실시예에 따른 반도체 기억장치를 나타낸 횡단면도,
제24도는 본 발명의 다른 실시예에 따른 반도체 기억장치를 나타낸 횡단면도,
제25(a)∼제25(d)도는 본 발명의 다른 실시예에 따른 반도체장치의 제조방법을 나타낸 횡단면도,
제26(a)∼제26(e)도는 본 발명의 다른 실시예에 따른 반도체장치의 제조방법을 나타낸 횡단면도,
제27(a)∼제27(c)도는 본 발명의 다른 실시예에 따른 반도체장치의 제조방법을 나타낸 횡단면도,
제28(a)∼제28(d)도는 본 발명의 다른 실시예에 따른 반도체장치의 제조방법을 나타낸 횡단면도,
제29(a)∼제29(d)도는 본 발명의 다른 실시예에 따른 반도체장치의 제조방법을 나타낸 횡단면도이다.
[산업상의 이용분야]
본 발명은, 페로브스카이트(perovskite) 유전체 등의 산화물유전체를 이용하는 캐패시터를 갖춘 반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
최근, 동일 반도체칩 상에 집적화된 트랜지스터와 캐패시터를 포함하는 반도체 집적회로(ICs)가 주목할만하게 발전해 왔다. 집적회로의 비용을 결정하는 요인중 하나가 반도체칩의 크기이다. 칩 크기가 작을수록 집적회로의 비용이 감소한다. 칩 크기를 작게 하기 위해서는 반도체칩 내에 구성되는 소자가 점유하는 면적을 감소시키는 것이 중요하다. 구성되는 소자중 캐패시터는 전체 칩면적에 대한 면적의 점유율이 대단히 크다. 따라서, 칩 크기는 각 캐패시터의 면적을 보다 더 작게함으로써 크게 감소시킬 수 있다.
일반적으로, 유전체박막을 전극박막 사이에 끼운 MIM(Metal Insulator Metal) s 구조는 미세화 등의 목적으로 집적회로에 이용되는 캐패시터에 적합한다. MIM 캐패시터의 용량치(C)는 C=(εr×εo×S/d로 표현되는데, 여기서 εr은 유전체막의 비유전율, εo는 진공유전율, S는 전극면적, d는 유전체막의 두께이다.
따라서, 유전체막의 비유전율을 증가시키거나 또는 막 두께를 감소하기 위해서는 캐패시터의 전극면적을 감소시킬 필요가 있다. 그러나, 누설전류는 유전체막이 얇아질수록 더 커지기 때문에 유전체막의 두께에는 한계가 있다. 더욱이, 유전체막의 두께가 얇아질수록 제조공정에서 두께를 제어하기가 곤란하여 캐패시터의 특성에 불규칙성을 일으킨다.
비유전율 증가에 대해서는 유전체박막의 재료로 종래 이용되어 온 SiO2, SiN, SiON 대신에 유전율이 높은 페로브스카이트 유전체 재료의 이용이 제안되고 있다. SrTiO3의 화학식으로 표현된 티탄산 스트론튬(STO)과 BaSrTiO3의 화학식으로 표현된 티탄산 바륨 스트론튬은 페로브스카이트 유전재료의 대표적인 것이다.
DRAM으로 대표되는 반도체 기억장치는 다수의 캐패시터에 전하를 저장하는 것으로 데이터를 기억한다. 따라서, 각 캐패시터 면적의 감소는 집적도의 향상에 크게 기여한다. 즉, 유전체막의 유전율의 상승은 집적도를 향상시키는데 매우 유효하다.
휴대전화로의 적용에 의해 각광을 받고 있는 GaAs 모놀리식 마이크로파 집적회로(MMIC)에 있어서, 전원이나 임피던스 정합회로의 디커플링에 대용량을 갖는 캐패시터가 종종 이용된다. 그와 같은 집적회로에 있어서, 유전체막의 유전율을 증가시키고 전극면적을 감소시킴으로써 칩크기를 감소시킬 수 있다.
제2도는 MMIC에 사용된 종래 캐패시터를 나타낸 횡단면도이다. 이 캐패시터는 이하와 같이 제조된다.
SiO2막(2)을 GaAs기판(1) 상에 형성한다. Au등으로 이루어진 제1배선층(3)을 리프트오프(lift-off)법에 의해 SiO2막(2) 상에 형성한다.
다음에, 하부전극(4)으로 되는 금속막을 리프트오프법에 의해 제1배선층상에 형성한다. STO유전체막을 약 300℃에서 반응성 스퍼터링법에 의해 하부전극(4) 상에 퇴적한다. 상부전극(6)은 리프트오프법에 의해 유전체막(5) 상에 형성한다. 상부전극(6)을 마스크로 하여 STO유전체막(5)을 웨트에칭에 의해 패터닝한다.
다음에, 층간절연용의 SiO2막(7)을 퇴적하고, 콘택트홀을 형성한다. 다음에, Au 등으로 이루어진 제2배선층(8)을 형성한다.
이와 같은 캐패시터에 있어서는 유전체막(5)과 접하는 하부전극(4) 및 상부전극(6) 면의 산화 때문에 소자 특성의 열화를 가져온다. 전극(4,6)의 재료로서는 밀착성이 우수한 Ti가 이용된다. 이 경우에, 하부전극(4)의 상면은 산소를 포함하는 대기하에서 행해지는 유전체막(5)을 퇴적하는 단계에서 산화된다. 상부전극(6)의 하면은 상부전극(6)을 형성할 때 산화된다.
만약, STO유전체막(5)과 접하는 전극(4,6)의 면이 산화하면, 이 산화작용에 의해 생성된 금속산화물은 낮은 비유전율을 갖는 유전체로서 반응한다. 이 경우에, 등가회로적으로 금속산화물로 이루어진 비교적 낮은 용량을 갖는 캐패시터가 STO막으로 이루어진 높은 용량을 갖는 캐패시터에 대해 직렬로 접속된 상태로 된다. 이 결과, 하부전극(4) 및 상부전극(6) 사이에 형성된 캐패시터의 전체용량치는 저하된다.
일반적으로, 상부전극(6)의 하부에 형성된 산화층은 하부전극(4)의 상부에 형성된 산화층보다 얇다. 이 결과, 상하의 인가전압의 극성을 반전시킨 경우 전기적 특성에 차이가 생긴다. 이러한 차이를 감소시키기 위해 하부전극(4) 및 상부전극(6)의 산화물층이 서로 균형을 이루도록 상부전극에 추가적인 산화물이 생성된다. 그러나, 이것은 상술한 유전율의 감소를 일으킨다.
600℃ 이상의 높은 온도에서 막을 열처리함으로써 STO막의 결정성이 향상하고, 유전율도 증가하는 것으로 알려져 있다. 따라서, 캐패시터 전극이 선택되었을 때 내열성에 유의해야만 한다. 일본 특허출원 공개공보 제59-97818호 공보에서는 전극의 내열성을 향상시키기 위하여 전극재료로 Ti와 같은 단체금속 대신에 Ti, Ta, Nb, Hf, Zr과 같은 금속의 질화물, 규화물, 탄화물을 이용했다. 그러나, 이들 재료는 STO막과 같이 산화물 유전체막을 채용한 높은 용량을 갖는 캐패시터에 적용하면, 내산화성이 충분하지 않아 상술한 바와 같은 금속산화물의 생성에 의해 캐패시터의 용량치를 감소시킨다는 문제를 발견했다. 더욱이, 이들 재료는 높은 전기저항성을 가져 MMIC용 캐패시터의 전극재료에는 적합하지 않다.
금이나 백금과 같은 귀금속은 우수한 내산화성을 갖는다. 그러나, 이들 재료는 매우 비싸고 반응성 드라이에칭법에 의해 패터닝 하기가 어렵기 때문에 집적회로에는 적당하지 않다. 더욱이, 열적으로 불안정하고 유전분산과 같은 특성이 불규직적이다. 제5도는 STO 유전체막을 Pt 전극에 끼운 캐패시터에 있어서, 인가전압에 대한 유전분산을 나타낸 그래프이다. 그래프에 있어서, 각각 다른 3개의 점은 한 평면에 다른 3개의 측정된 점을 나타낸다. 제5도에 나타낸 바와 같이, 히스테리시스(hysteresis)는 각각 측정된 점에서 인가전압에 대하여 발생한다. 이것은, 하나의 인가된 전압에 대하여 2개 유전분산치가 생성되어 안정한 전기특성이 얻어지지 않는 것을 나타낸다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 전극표면의 산화에 의한 캐패시터의 용량치의 저하를 방지함으로써, 점유면적이 작은 캐패시터를 갖춘 반도체장치를 제공하는데 그 목적이 있다.
또한, 히스테리시스가 없는 전기특성을 갖는 캐패시터를 갖춘 반도체장치를 제공하는 것을 그 목적으로 한다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 제1특징은, 산화물로 이루어진 유전체막과, 이 유전체막이 사이에 삽입되는 제1 및 제2전극을 갖춘 캐패시터를 구비하고, 상기 제1전극이 질화 텅스텐으로 이루어진 제1접촉면에 의해 상기 유전체막과 접촉되며, 상기 제1접촉면의 질화 텅스텐이 WNX로 표현되고, 계수(x)가 0.05∼0.5의 범위에 들어가는 반도체장치를 제공한다.
본 발명의 제2특징은, 반도체 기판과, 상기 기판 상에 배치되며, 상기 기판에 형성된 소스/드레인 확산층과, 상기 소스 확산층으로부터 드레인 확산층에 이르도록 상기 기판 상에 배치된 소트키 게이트전극을 갖춘 전계효과트랜지스터 및, 상기 기판에 의해 지지되고, 산화물로 이루어진 유전체막과, 상기 유전체막을 사이에 삽입한 제1 및 제2전극을 갖추며, 상기 제1전극이 상기 쇼트키 게이트전극에 전기적으로 접속된 캐패시터를 구비하고, 상기 쇼트키 게이트전극 및 제1전극이 질화 텅스텐으로 이루어진 상면 및 하면을 갖춘 공통의 재료막을 패터닝하여 형성되고, 상기 쇼트키 게이트전극이 상기 하면으로 유래(由來)하는 질화 텅스텐으로 이루어진 접촉면에 의해 상기 기판에 접촉되며, 상기 제1전극이 상기 상면으로 유래하는 질화 텅스텐으로 이루어진 제1접촉면에 의해 상기 유전체막과 접촉되고, 상기 제1접촉면의 질화 텅스텐이 WNX로 표현되고, 계수(x)가 0.05∼0.5의 범위에 들어가는 반도체장치를 제공한다.
본 발명의 제3특징은, 반도체 기판과, 상기 기판 상에 배치되면서 트랜스퍼 게이트로서 기능하고, 상기 기판에 형성된 소스/드레인 확산층과, 상기 소스 확산층으로부터 드레인 확산층에 이르도록 게이트 절연막을 통해 상기 기판상에 배치된 게이트전극을 갖춘 전계효과 트랜지스터 및, 상기 기판에 의해 지지되면서 상기 트랜스퍼 게이트에 접속되고, 산화물로 이루어진 유전체막과, 상기 유전체막이 사이에 삽입된 제1 및 제2전극을 갖춘 축적캐패시터를 구비하여 이루어지고, 상기 제1전극이 질화 텅스텐으로 이루어진 제1접촉면에 의해 상기 유전체막과 접촉되고, 상기 제1접촉면의 질화 텅스텐이 WNX에 의해 표현되고, 계수(x)가 0.05∼0.5의 범위에 들어가는 반도체장치를 제공한다.
[작용]
상기와 같이 구성된 본 발명에 의하면, 캐패시터전극의 적어도 한쪽의 유전체막과 접촉하는 측에 WNX층을 제공함으로써 용량증대, 유전분산 억제, 전기특성의 불규칙성 감소 및 히스테리시스 억제 등의 특성향상을 가능하게 한다.
회로설계상 캐패시터는 극성을 가질 수 없다. 따라서, 질화 텅스텐으로 이루어진 접촉면을 양 캐패시터전극에 제공함으로써 양 캐패시터전극은 동일작업기능을 갖는다.
[실시예]
이하, 본 발명의 실시예를 도면을 참조하면서 상세히 설명한다.
제1도는 본 발명의 실시예에 따른 반도체장치(MMIC용의 캐패시터)를 나타낸 횡단면도이다.
SiO2막(12)과 제1배선층(13)을 GaAs 기판(11) 상에 차례로 배치한다. 캐패시터(10)를 제1배선층(13) 상에 형성한다. 캐패시터의 하부전극(14)은 아래로부터 차례로 Ti층(5nm), Mo층(50nm), Pt층(400nm)으로 이루어진 다층구조를 갖는다. 캐패시터(10)는 또한 티타산 스트론튬(STO)으로 이루어진 유전체막(15a)을 포함한다. 더욱이, 캐패시터(10)의 상부전극(16a)은 아래로부터 차례로 WNX(질화 텅스텐)층(21: 120nm), W층(22: 300nm)으로 이루어진 다층구조를 갖는다. 즉, 유전체막(15a)에 접하는 상부전극(16a)의 접촉면은 본 실시예의 특징인 질화 텅스텐층(21)에 의해 규정된다.
STO 외에 BaXSr1-XTiO3(BSTO), Ta2O5, PbZrXRTi1-O3또는 PbXLa1-XZryTi1-yO3와 같은 금속산화물의 고유전체가 유전체막(15a)의 재료로 이용된다. 더욱이, MMIC용이 캐패시터의 경우, 800MHz 이상의 주파수에서 사용되는 것을 상정하고 있기 때문에, 주파수 특성이 좋지않은 강유전성의 유전체 보다도, 약간 비유전율이 낮아도 상유전성의 페로브스카이트 유전체가 유효하다.
질화 텅스텐은 Ti, Ta, Nb, Hf, Zr 등의 다른 금속질화물보다 더 안정하다. Ti, Ta, Nb, Hf, Zr등의 또다른 금속질화물의 표준생성에너지가 600K에서 -400KJ/molN2이하인 것에 대해 질화 텅스텐은 -100KJ/molN2이상이다. 따라서, 질화 텅스텐은 안정성과 내산화성에 우수하고, 산화유전체의 전극재료로서 적합하다. 또한, 질화 텅스텐은 반도체집적회로를 제조하기 위하여 수행하는 반응성 드라이에칭법에 의해 패터닝 될 수 있다.
제3도는 WNX의 계수(x)와 내산화성간 관계를 조사한 실험결과를 나타냈다. 이 실험에 있어서, 두께 120nm에서 계수(x)가 다른 WNX샘플을 산소분위기중에서 30분동안 450℃로 가열했다. 제3도에 나타낸 바와 같이, 계수(x)가 높아질수록 WNX샘플의 산화된 비율(막 두께 120nm의 WNX샘플에 대한 산화층의 두께)이 감소하고, 즉 내산화성이 향상한다.
제4도는 제1도에 나타낸 캐패시터의 실시예로, 인가전압과 유전분산(tanδ)간 관계를 조사한 실험결과를 나타냈다. tanδ는 교류전장이 인가된 때에 전기에너지가 열로 손실되는 비율을 나타낸다. 이 그래프에 있어서, 각각 다른 3개의 마크는, 시료에서 다른 3개 측정된 점을 나타낸다. 제4도에 나타낸 바와 같이, 인가전압에 대한 히스테리시스가 생기지 않고, 인가된 전압에 대해 1분산치로 되어 상당히 균일한 결과가 얻어졌다. 이는 캐패시터로서 히스테리시스가 전혀 없는 우수한 특성이 얻어지고 있는 것을 나타낸다.
제5도는 캐패시터의 비교예로, 인가전압과 유전분산(tanδ)간 관계를 조사한 실험결과를 나타냈다. 비교예는 상하전극이 Pt로 이루어진 점을 없애, 제1도에 나타낸 캐패시터와 동일한 구조를 갖도록 작성되었다. 제5도에 나타낸 바와 같이, 비교예에 있어서는 인가전압에 따라 히스테리시스가 발생되었다. 이 히스테리시스는 인가전압을 인가할 경우 전극과 STO막간 경계면에 불안정한 물질이 비가역적으로 생성되는 것을 나타낸다.
더욱이, 제4도에 나타낸 바와 같이 본 실시예에 있어서는 3개 측정점의 측정치의 측정오차가 거의 없는 것을 나타낸다. 이는 WNX전극과 STO막간 경계면이 안정한 것을 나타낸다. 그러나, 제5도에 나타낸 바와 같은 비교예에서는 3개 점 사이에서 측정된 값에 오차가 크게 나타났다. 이것은 Pt전극과 STO막간 경계면에 불안정한 물질이 생성되어 캐패시터의 특성 열화를 초래하고 있는 것을 나타낸다.
상술한 측정된 점 사이의 특성 오차와 불규칙성은 인가전압이 인가될 때 발생하는 누설전류를 측정한 실험결과로도 관찰될 수 있다. 제6도와 제7도는 본 실시예와 비교예에 있어서의 누설전류를 나타낸다. Pt전극을 이용한 비교예에 있어서, 누설전류의 측정값은 측정된 점 사이에서 다르다.
제1도에 나타낸 캐패시터는 인가전압에 따른 히스테리시스와 측정된 점간의 특성의 불규칙성이 향상되었다. 더욱이, 제1도에 나타낸 캐패시터는 절대치 특성에 있어서도 우수하다. 제4도에 나타낸 바와 같이, 유전분산은 인가전압이 3V 이하인 곳에서 2% 이하이다. 즉, 제5도에 나타낸 바와 같이 유전분산은 인가전압이 3V 이하인 곳에서 4∼7%이다. 이 차는 인가전압이 큰 곳에서 더욱 커지게 된다. 유전분산이 작은 곳에서는 손실이 감소되어 우수한 캐패시터가 제공된다.
제9도에 나타낸 바와 같이 본 비교예에 있어서는, 비유전율의 최고치는 160인 반면, 제8도에 나타낸 바와 같이 본 실시예에 있어서는 비유전율의 최고치는 그 1.5배인 240(인가전압=0V)이였다. 본 실시예에서의 STO막은 300℃에서 형성되고, 240의 비유전율값은 이 온도에서 최고수준이다. 비유전율은 600℃∼700℃만큼의 높은 온도에서 열처리를 행함으로써 더욱 증가시킬 수 있다.
이상과 같이, 캐패시터의 특성은 유전체막(15a)과 접하는 상부전극(16a)의 면에 WNX층을 배치함으로써 향상될 수 있다. 여기서, STO막이 형성될 때 강한 산화상태에 노출되는 하부전극의 상면에도 WNX층을 배치하면, 캐패시터의 특성을 더욱 향상시킬 수 있다. 여기서, 본 발명자들에 의해 이끌어진 실험에 있어서, STO막을 채용하는 캐패시터의 상부전극과 하부전극은 티타늄 질화물로 이루어지고, 깊은 부분까지 산화되며, 캐패시터의 용량치는 SiO2막을 채용하는 캐패시터와 거의 같다.
제10(a)도∼제10(d)도는 제1도에 나타낸 반도체장치의 제조방법을 나타낸 횡단면도이다.
우선, SiO2막(12)을 CVD법에 의해 GaAs 상에 형성한다. Au와 같은 금속으로 이루우진 제1배선층(13)을 리프트오프법에 의해 형성한다(제10(a)도).
다음에, 아래로부터 차례로 Ti층(5nm), Mo층(50nm), Pt층(400nm)으로 이루어진 다층막을 E-GUN법에 의해 제1배선층(13) 상에 형성한다. 포토리소그래피법에 의해 형성된 레지스트 패턴을 마스크로 하여 다층막을 패터닝 하고, 하부전극(14)을 리프트오프법에 의해 형성한다(제10(b)도).
다음에, 하부전극(14) 상에 STO막(15)을 산소분위기중에서 행하는 반응성 스퍼터링법에 의해 100nm까지 퇴적한다. 아래로부터 차례로 WNX층(21: 120nm)과 W층(22: 300nm)으로 이루어진 다층막(16)은 기판을 300℃로 가열한 상태에서 반응성 스퍼터링법에 의해 퇴적한다(제10(c)도).
다음에, 포토리소그래피법에 의해 형성된 레지스트 패턴을 마스크로 하여 반응성 이온에칭법에 의해 STO막(15)과 다층막을 패터닝하여, 유전체막(15a)과 상부전극(16a)을 형성한다.(제10(d)도). WNX층(21)은, 상부전극(16a)이 유전체막(15a)에 접하는 부분에만 이용하고 있다.
다음에, SiO2등으로 이루어진 층간절여막(17)을 CVD법에 의해 600nm까지 퇴적한다. 콘택트홀을 RIE법에 의해 형성하고, 하부전극, 상부전극에 대해 Au 등으로 이루어진 배선층(18)의 접속을 행해 집적회로의 다른 구성장치와 캐패시터(10)를 전기적으로 접속한다(제1도).
상부전극(16a)으로 되는 다층막(16)의 하부가 WNX층(21)으로 이루어짐으로써 다층막(16) 형성시에 다층막(16)과 STO막(15)간의 접촉부분에 반응성 생성물이 생기기 어려워진다. 여기서, TiNX는 WNX대신 이용된바, 장치의 비유전율이 10분의 1 이하로 떨어졌다.
제1도에 나타낸 장치에 있어서, 상부전극(16a)에만 WNX를 이용했지만, 하부전극(15a)에 WNX를 사용하는 것은 더욱 바람직하다. 이 경우, 하부전극(14), 유전체막(15a) ??, 상부전극(16a)의 패터닝을 모두 RIE법에 의해 행하는 것이 가능해져 제조공정이 단순화되고 미세화를 이룰 수 있다.
제11(a)도~제11(c)도는 본 발명 또다른 실예에 따른 반도체장치의 제조방법을 나타낸 횡단면도이다. 본 실시예는 WNX가 캐패시터의 하부전극과 FET의 게이트전극에 한 MMIC에 관한 것이다.
우선, 전극재료로 되는 다층막을 상온 스퍼터링법에 의해 GaAs 기판(31)의 표면에 퇴적한다. 다층막은 아래로부터 차례로 WNX층(26: 120nm), W층(27: 300nm), WNX층(28: 120nm)으로 이루어진다. 다층막을 레지스트 패턴(나타나지 않았음)을 매개로 RIE법에 의해 패터닝함으로써 FET의 게이트전극(33)과, MIM 캐패시터의 하부전극(32)을 동시에 형성한다(제11(a)도). 전극(32,33))의 최상층과 최하층이 WNX로 이루어진 이유는, 이 재료가 쇼트키 게이트전극과 캐패시터의 하부전극의 재료로 우수하기 때문이다.
다음에, STO막(34: 100nm)을 산소분위기중에서 행하는 반응성 스퍼터링법에 의해 퇴적한다. 아래로부터 차례로 WNX층(21: 120nm)과 W층(22: 300nm)으로 이루어진 다층막(35)을 300℃에서 기판을 가열한 상태로 반응성 스퍼터링법에 의해 퇴적한다(제11(b)도).
다음에, STO막(34)과 다층막(35)을 반응성 이온에칭법에 의해 패터닝하여, 유전체막(34a)과 상부전극(35a)을 형성한다. 캐패시터의 열처리를 500℃에서 행해, STO의 결정화를 촉진시킨다. 그후, FET(38)를 형성하기 위한 단계를 수행한다.
다음에, SiO2등으로 이루어진 층간절연막(36)을 600nm까지 퇴적한다. 콘택트홀을 형성한 후 배선층(37)을 배열한다(제11(c)도). 이 단계에 있어서, 개구(나타내지 않았음)를 RIE법에 의해 트랜지스터(38)의 소스/드레인 확산층(39)에 이르도록 아래 층간절연막(36)에 형성한다. 개구가 형성된 층간절연막(36)을 스페이서로 하여 리프트오프법에 의해 AuGe 등의 금속이나 합금을 형성하여 옴전극으로 한다.
본 실시예에 있어서, 캐패시터(30)의 유전체막(34a)과 상부전극(35a)의 형성은 400℃ 이상의 온도에서 열화하는 AuGe로 이루어진 옴전극의 형성전에 완료한다. WNX전극의 열적안정성을 이용하는 것으로, 캐패시터를 400℃ 이상, 바람직하게는 600℃ 이상의 온도에서 열처리하는 것이 가능해진다. 이 가열에 의해 STO의 결정화나 산소결핍의 감소화가 진행, 장치의 유전율이 향상한다. 이 열처리는 STO막을 전면에 형성한 후, 상부전극을 형성하기 전에 수행해도 된다. 또한, 이 열처리는 FET의 이온주입층 활성화 열처리와 함께 수행해도 된다. 이 경우, 열처리 온도는 약 800℃에서 수행한다.
종래의 방법에 따르면, 트랜지스터는 캐패시터를 형성하기 전에 형성하기 때문에, 옴전극의 열화를 우려하여 유전체막의 열처리는 수행될 수 없었다. 또한, 상부전극과 하부전극의 열저항이 열화한 곳도 유전체막의 열처리는 수행될 수 없었다. 그러나, 쇼트키 게이트전극과 캐패시터전극에 WNX을 이용하여 MIM 캐패시터를 미리 형성함으로써 유전체막을 열처리하는 것이 가능해져 유전율 향상이 가능해진다.
제12(a)도∼제12(c)도는 본 발명의 다른 실시예에 따른 반도체장치(MMIC용의 캐패시터)의 제조방법을 나타낸 횡단면도이다.
우선, 하부전극으로 되는 WNX막을 반응성 스퍼터링법에 의해 SiO2막을 형성한 반도체 기판(41) 상에 형성한다. 포토레지스트를 마스크로 하여 RIE법에 의해 선택적으로 WNX막을 제거하여 하부전극(43)을 형성한다. 다음에, 암모니아 가스분위기중에서 원하는 질화가 얻어지도록 열처리를 수행한다(제12(a)도).
이 열처리에 의해, 질화율을 더욱 증가시켜 내산화성을 향상시키도록 하부전극(43)의 표면속내로 질소를 확산시킨다. 그와 같이하여, 유전체막을 형성하는 공정에 있어서, 캐패시터의 용량의 저하를 초래하여 산화물의 생성을 제어하는 것이 가능해진다. 더욱이, 전극재료의 결정성을 개선하여 보다 안정한 전극을 얻을 수 있다.
다음에, 유전체막(44)으로 되는 STO막과 상부전극(45)으로 되는 WNX막을 하부전극(43) 상에 퇴적하고, 필요없는 부분은 RIE법에 의해 제거한다. 그와 같이하여, 하부전극(43), 유전체막(44) 및 상부전극(45)을 갖춘 캐패시터(40)를 형성한다(제12(b)도).
다음에, SiO2막 등으로 이루어진 층간절연막(46)을 퇴적하고, 콘택트홀을 형성한다. Au로 이루어진 배선층(47)을, 하부전극(43)과 상부전극(45)에 접속함으로써, MMIC에 있어서 다른 구성요소의 소자와 캐패시터(40)를 전기적으로 접속한다(제12(c)도).
제13도는 제12(a)도∼제12(c)도에 나타낸 방법으로 작성한 캐패시터에 있어서의 용량치와 WNX하부전극(43)의 최표면의 질화율(퍼센테지로 표현한 WNX의 계수(x)) 사이의 관계를 나타낸 그래프이다. 제13도에 나타낸 바와 같이, 용량은 WNX하부전극(43)의 표면에 질화율이 더 높아질수록 더 커진다. 제14도는 하부전극(43)의 질화율과 내산화성, 즉 산화율(퍼센테지로 표현한 WNXOy의 계수(y)) 사이의 관계를 나타낸 그래프이다. 제14도에 나타낸 바와 같이, 질화율이 높아질수록 산화율이 낮아지고 내산화성은 높아지게 된다. 제15도에 나타낸 바와 같이, 열처리 온도와 하부전극(43)의 질화율 사이의 관계를 나타낸 그래프이다. 제15도에 나타낸 바와 같이, 온도가 높아질수록 질화율이 높아진다. 상기와 같은 결과에 의해, 하부전극을 질소를 포함하는 가스분위기중에서 높은 온도에서 열처리함으로써, 하부전극의 질화율을 증가시켜 산화물의 형성을 억제할 수 있다는 것을 알 수 있다.
비록, 본 실시예에 있어서 암모니아를 열처리에 이용했을지라도, 질소를 포함하는 가스를 이용해도 유사한 효과가 달성될 수 있다.
MMIC용의 캐패시터에 대해, 유전체막에 접촉하는 상부전극과 하부전극의 WNX층의 두께 및 계수(x)는 바람직한 범위에 대해 조사했다.
그 결과, 상부전극과 하부전극도 WNX층의 두께는 1nm 이상 필요한 것을 알게 되었다. 상부전극과 하부전극의 전체를 WNX로 형성할 수 있기 때문에, WNX층의 두께의 상한치는 전극자체의 두께로 된다. 그러나, 바람직하게는 WNX층의 두께의 상한치는 유전체막의 두께와 거의 동일하게 설정한다. 예컨대, WNX층은 상기 설명한 실시예에 있어서의 유전체막보다 1.2배 두껍다.
또한, 계수(x)의 바람직한 범위는 0.05∼0.5, 보다 바람직하게는 0.1∼0.5인 것을 알았다. 계수(x)가 작아지면 WNX층의 내산화성이 저하한다. 계수(x)가 커지면 WNX층의 전기저항은 높아진다.
상기 실시예는 MMIC용의 캐패시터에 관한 것이다. 본 발명은 또한, Si를 이용한 기억장치의 축적 캐패시터, 예컨대 능동기억장치의 캐패시터로서 적용할 수 있다. 또한, 본 발명은 모듈 기판 상에 형성된 반도체장치의 캐패시터에도 적용할 수 있다.
제16(a)도∼제16(d)도는 본 발명의 다른 실시예에 따른 반도체 능동기억장치의 제조방법을 나타낸 횡단면도이다.
우선, 트랜스퍼 게이트로 기능하는 MOSFET(51)를 Si기판(52)상에 형성한다(제16(a)도). 트랜지스터(51)는 기판(52)의 표면내에 형성된 소스/드레인 확산층(51a)과, 소스/드레인 확산층(51a)간 기판(52) 상에 게이트절연막(51b)을 통하여 형성된 게이트전극(51c)을 갖춘다.
다음에, WNX막을 퇴적하여 에칭함으로써 캐패시터(50)의 축적 노드전극 또는 하부전극(53)을 형성한다. STO막으로 이루어진 유전체막(54)은 전체를 퇴적한다(제16(b)도).
다음에, 플레이트전극 또는 상부전극인 WNX막(55)과 SiO2로 이루어진 절연막(56)을 계속해서 전면에 퇴적한다. 유전체막(54), WNX막(55), 절연막(56)을 동일한 마스크를 이용하여 에칭한다(제16(c)).
다음에, 비트선에 접속하는 금속배선층(57), 층간절연막(58) 및 비트선(59)을 형성한다(제16(d)).
여기에는 도시하지는 않았지만, 트랜지스터(52)에 접속되고, 소자를 선택하는 디코더회로와, 비트선(19)에 접속되고, 소자의 데이터의 독출 등을 행하는 센스 증폭기회로 등의 주변회로도 통상과 같은 공정에 의해 형성된다.
반도체 기억장치용의 캐패시터에 대해, 유전체막에 접촉하는 상부전극과 하부전극의 WNX층의 두께와 계수(x)의 바람직한 범위에 대해 조사했다.
그 결과, 상부전극 및 하부전극도 WNX층의 두께는 1nm 이상 필요하다는 것을 판명했다. 상부와 하부전극 전체를 WNX로 형성할 수 있기 때문에, WNX층의 두께의 상한치는 전극자체의 두께로 된다. 그러나, 바람직하게는 WNX층의 두께의 상한치는 유전체막의 두께와 거의 동일한 정도로 설정한다.
또한, 계수(x)에 관해서는 MMIC용의 캐패시터와 같이 0.05∼0.5의 범위에 있으면, 어느정도의 효과가 얻어지는 것을 판명했다. 그러나, 반도체 기억장치용의 캐패시터의 쪽이 MMIC용의 캐패시터보다 더 강한 조건으로 설정하는 것이 바람직하다. 제조시에 강한 산화분위기에 노출되는 하부전극에 있어서의 계수(x)의 바람직한 범위는 0.3∼0.5이다. 한편, 상부전극에 있어서의 계수(x)의 바람직한 범위는 0.1∼0.5이다. 계수(x)가 작아지면 WNX층의 내산화성은 낮아진다. 계수(x)가 높아지면 WNX층의 전기저항은 높아진다.
제17도는 본 발명의 다른 실시예에 따른 반도체 기억장치를 나타낸 횡단면도이다.
제17도에 나타낸 장치를 제조하기 위하여, 우선 소자분리영역(62), 게이트절연막(63a), 게이트전극 또는 워드선(63b), n+형 확산층(64), 비트선(66) 및 층간절연막(65)을 p형 실리콘 기판상에 형성한다. 다음에, 콘택트홀을 층간절연막(65)에 형성하고, n+형 폴리실리콘막(67)을 전면에 퇴적한다. 층간절연막(65) 상의 n+형 폴리실리콘막(67)을 에치백 또는 화학적/기계적 폴리싱법에 의해 제거하여 실리콘막(67)을 콘택트홀내부에만 남긴다.
다음에, WNX막(68)을 화학적 스퍼터링법이나 CVD법에 의해 형성하고, 하부전극으로서 패터닝한다. 하부전극이 Pt 등 귀금속 이외의 다른 WNX막(68)으로 형성하기 때문에, 하부전극은 쉽게 패터닝 할 수 있다. 다음에, 유전체막(69)과 상부전극(70)을 형성한다. 상술한 바와 같이, 유전체막(69)은 SrTiO3(STO), BaXSr1-XTiO3(BSTO), Ta2O5, PbZrXRTi1-O3또는 PbXLa1-XZryTi1-yO3와 같은 금속산화물의 고유전체로 이루어진다. 그렇게 함으로써, 하부전극(68), 유전체막(69) 및 상부전극(70)을 갖추어 n+형 확산층(64)에 접속된 축적 캐패시터(60)를 형성한다.
제18도는 본 발명의 다른 실시예에 따른 반도체 기억장치를 나타낸 횡단면도이다.
제18도에 나타낸 장치는 제17도에 나타낸 장치와 유사하지만, WNX막(68)을 하부전극으로 하여 패터닝한 후, 암모니아를 포함하는 분위기에서 500℃∼900℃의 온도로 하부전극의 표면을 열처리함으로써, WN2결정구조를 갖는 질소리치막(68a: nitrogen rich film)을 하부전극의 표면에 형성하는 점이 다르다. 질화가 충분히 진행한 경우는 하부전극이 모두 WN2결정구조를 갖는 질소리치막(68a)으로 바꾸어도 된다.
제19도는 본 발명의 다른 실시예 따른 반도체 기억장치를 나타낸 횡단면도이다.
제19도에 나타낸 장치는 제18도에 나타낸 장치와 유사하지만, WNX막(68)의 성막초기에 질소를 많이 포함하는 조건으로 질소가 풍부한 WNX막, 예컨대 질소리치막(68b)을 형성한 점이 다르다. 또한, WN2결정구조를 갖는 질소리치막(68a)을 제18도에 나타낸 장치와 관련하여 기술한 바와 같은 조건으로 WNX막을 처리함으로써 WNX막(68)의 표면에 형성한다. 질소리치막(68b)은 스퍼터링법에 있어서 질소의 비율을 많게 한 분위기에 형성할 수 있어, CVD법에 있어서는 NH3와 같은 질화가스의 비율을 많게 한 분위기에서 형성할 수 있다. 질화가 충분히 진행한 경우는, WN2의 결정구조를 갖는 질소리치막(68a)으로 바꾸어도 된다.
제20도는 본 발명의 다른 실시예에 따른 반도체 기억장치를 나타낸 횡단면도이다.
제20도에 나타낸 장치는 제19도에 나타낸 장치와 유사하지만, 질소가 풍부한 WNX막(68)이 퇴적된 후 W막(71)이 퇴적되는 점이 다르다. 또한, WN2결정구조를 갖는 질소리치막(68a)은 제18도에 나타낸 장치와 관련하여 기술한 바와 같은 조건으로 W막(71)을 처리함으로써 W막(71)의 표면에 형성된다.
제21도는 본 발명의 다른 실시예에 따른 반도체 기억장치를 나타낸 횡단면도이다.
제21도에 나타낸 장치는 제17도에 나타낸 장치와 유사하지만, n+형 확산층(64)과 캐패시터(60)의 하부전극을 접속하기 위해, 콘택트홀에 매립하는 부분을, 하부전극으로 되는 WNX막(68)으로부터 일체적으로 형성한 점이 다르다.
제22도는 본 발명의 다른 실시예에 따른 반도체 기억장치를 나타낸 횡단면도이다.
제22도에 나타낸 장치는 제17도에 나타낸 장치와 유사하지만, 캐패시터(60)의 하부전극을 WNX막(68)이 하면, 측면 및 상면을 덮은 질소가 풍부한 WNX막(68a)으로부터 형성한 점이 다르다.
접속하기 위해, 콘택트홀에 매립하는 부분을, 하부전극으로 되는 WNX막(68)으로부터 일체적으로 형성한 점이 다르다.
제23도는 본 발명의 다른 실시예에 따른 반도체 기억장치를 나타낸 횡단면도이다.
제23도에 나타낸 장치는 제17도에 나타낸 장치와 유사하지만, 몇가지 점에서 그것과 다르다.
제23도에 나타낸 장치를 제조하기 위하여 TiSi2막을 층간절연막(65)이 형성되기 전에 자기정합적 확산층(64) 표면에 형성한다. 비트선(66)과 층간절연막(65)을 형성한 다음에, 콘택트홀을 층간절연막(65)에 형성한다. W막(71)은 콘택트홀을 채우도록 퇴적하고, 하부전극으로서 패터닝 한다. 또한 WN2결정 구조를 갖는 질소리치막(68a)을 제18도에 나타낸 장치와 관련하여 기술한 바와 같은 조간으로 W막(71)을 처리함으로써 W막에 표면에 형성한다.
제24도는 본 발명의 다른 실시예에 따른 반도체 기억장치를 나타낸 횡단면도이다.
제24도에 나타낸 장치는 제17도에 나타낸 장치와 유사하지만, 몇가지 점에서 그것과 다르다. 제24도에 나타낸 장치를 위하여, 콘택트홀의 내면을 콘택트홀이 층간절연막(65)에 형성된 후에 질소가 풍부한 WNX막(68b)으로 덮는다. W막(71)은 콘택트홀을 채우도록 퇴적하고, 하부전극으로서 패터닝 한다. 또한, WN2결정구조를 갖는 질소리치막(68a)을 제18도에 나타낸 장치와 관련하여 기술한 바와 같은 조건으로 W막(71)을 처리함으로써 W막의 표면에 형성한다
상기한 바와 같이, 이들 실시예는 상부전극 도는 하부전극 적어도 한쪽의 유전체막과 접하는 면이 WNX층에 의해 규정되는 것을 특징으로 한다.
WNX층에 대향하는 각 전극의 면은 층간절연막, 금속배선층 등에 접촉한다. 각 전극이 층간절연막 또는 금속배선층에 접촉하고 있을 경우, 사이에 Ti층을 삽입하면 밀착성을 향상시킬 수 있다. 그러나, 이 경우 특히 Ti층과 WNX층이 열처리 동안 서로 반응함으로써 전극의 전기저항을 증가시켜 캐패시터의 특성을 저하시킨다.
이러한 관점으로부터, 전극을 3층 이상의 다층구조로 하여, 유전체막과 접하는 면에는 WNX층을, 반대측 면에는 Ti층을 WNX층과 Ti층간에는 상호 반응을 억제하기 위한 금속장벽층을 배치함으로써, 열적으로 안정한 전극구조를 얻을 수 있다. 금속장벽의 재료로는 Mo, Ti, 또는 이들의 질화물이나 규화물이 사용된다. 이와 같은 다층구조의 전극은 유전체막에 접하는 면이 WNX인 경우로 한정하지 않고 종래 많이 사용되고 있는 Pt 등의 경우에도 효과적이다.
제25(a)도∼제25(d)도는 본 발명의 다른 실시예에 따른 반도체장치(MMIC용 캐패시터)의 제조방법을 나타낸 힁단면도이다. 본 실시예에 있어서, 상술한 다층구조를 갖는 전극이 이용된다..
우선, SiO2막(82)과 같은 적연막이 CVD법에 의해 반절연성 GaAs기판(81)과 같은 반도체기판 상에 형성된다.
다음에, 아래로부터 차례로 Ti층(84), Mo층(85) 및, WNX층(86)으로 구성된 다층막이 포토레지스트 마스크를 이용하여 퇴적된다(제25(a)도).
다음에, 리프트오프법을 이용하여 불필요한 포토레지스트 마스크(83)와 마스크(83)상의 다층막을 제거함으로써 하부전극(88)이 형성된다. 다음에, STO막이, 예컨대 스퍼터링법에 의해 600℃의 기판온도에서 퇴적된다. 포토레지스트를 마스크로 하여 RIE법에 의해 STO막을 패터닝 함으로써 유전제막(87)이 형성된다(제25(b)도).
포토레지스트 마스크(83)가 제거된 후, 아래로부터 차례로 WNX층, Mo층 및, Ti층으로 구성된 다층막이 하부전극(88)과 동일한 방법을 이용하여 퇴적되어 패터닝 됨으로써 상부전극(89)이 형성된다(제25(c)도).
다음에, 층간절연막(91)이 퇴적되고 콘택트홀이 형성된다. Au로 이루어진 배선층이 상부 및 하부전극(87,89)에 접속됨으로써 캐패시터가 MMIC의 다른 소자와 전기적으로 접속된다(제25(d)도).
본 실시예에서는 STO막의 형성의 경우, 스퍼터링법을 이용하여 기판온도 600℃에서 행하지만, 졸-겔법을 그 대신에 이용해도 된다. 본 실시예에 따른 전극은 안정하기 때문에, STP막을 졸-겔법으로 도포한 후에 600℃ 이상의 열처리를 가한 경우에도 캐패시터의 특성은 열화하지 않는다.
제26(a)도∼제26(e)도는 본 발명의 다른 실시예에 따른 반도체장치(MMIC용 캐패시터)의 제조방법을 나타낸 횡단면도이다.
제26(e)도에 나타낸 바와 같이, SiO2막(112)과 제1배선층(113)을 GaAs 기판(111) 상에 차례로 배치한다. 캐패시터(110)를 제1배선층(113)상에 형성한다. 캐패시터(110)는, 아래로부터 차례로 Ti층(5nm), Mo층(50nm) 및, Pt층(400nm)으로 구성된 다층구조를 갖는 하부전극(114)을 포함한다. 또한, 캐패시터는 티타산 스트론튬(STO)로 이루어진 유전체막(캐패시터15a)을 포함한다. 더욱이, 캐패시터(11)의 텅스텐과 알루미늄의 합금(WAl)으로 이루어진 상부전극(116a)을 포함한다.
본 실시예에 따른 반도체장치의 제조방법을 설명한다.
우선, SiO2막(112)은 CVD법에 의해 GaAs기판상에 형성된다. 다음에, Au와 같은 금속으로 이루어진 제1배선층(113)이 리프트오프법에 의해 형성된다(제26(a)도).
다음에, 아래로부터 차례로 Ti층(5nm), Mo층(50nm) 및, Pt(400nm)층으로 구성된 다층막이 E-GUN법에 의해 제1배선층(113) 상에 형성된다. 다층막은 마스크로서 포토리소그래피에 의해 형성된 레지스트 패턴을 이용하여 패터닝되고, 하부전극(114)은 리프트오프법에 의해 형성된다(제26(b)도).
다음에, STO막(115)이 산소분위기중에서 행해지는 반응성 스퍼터링법에 의해 하부전극(114) 상에 100nm까지 퇴적된다. 다음에, 알루미늄과 텅스텐의 합금으로 이루어진 WAl막(116) 또는 금속막을 300℃에서 가열된 기판에 반응성 스퍼터링법에 의해 퇴적한다(제26(c)도).
다음에, STO막(115)과 WAl막(116)이 마스크로서 포토리소그래피에 의해 형성된 레지스트 패턴을 이용하여 반응성 이온에칭법에 의해 패터닝 됨으로써 유전체막(115a)과 상부전극(116a)이 형성된다(제26(d)도).
다음에, 예컨대 SiO2로 이루어진 층간절연막(117)이 CVD법에 의해 600nm까지 퇴적된다. 다음에, 콘택트홀이 RIE법에 의해 형성되고, 예컨대 Au로 이루어진 배선층(118)이 상부 및 하부전극에 접속됨으로써 캐패시터(110)가 IC의 다른 소자에 전기적으로 접속된다(제26(e)도).
상부전극(116a)으로 되는 금속막(116)이 WAl로 형성되기 때문에, 반응생성물은 금속막(116)이 형성된 때에 금속막(116)과 STO막(115)의 접촉부분에 생성되기가 어렵다. 또한, WAl이 낮은 전기 저항을 갖기 때문에, 마이크로파의 용도에 적당하다. TiNX가 WAl 대신에 이용된 바, 장치의 유전율이 1/10 이하로 떨어졌다.
본 실시예에서는 상부전극(116a)에만 WAl을 이용하였지만, 하부전극(114)에 WAl을 이용할 수도 있다. 이 경우, 하부전극(114), 유전체막(115a) 및, 상부전극(116a)의 패터닝을 모두 RIE에 의해 수행될 수 있어 제조공정이 간소화되고, 미세가공이 달성된다.
제27(a)도∼제27(c)도는 본 발명의 다른 실시예에 따른 반도체장치의 제조방법을 나타낸 횡단면도이다. 본 실시예는 WAl이 FET의 게이트전극과 캐패시터의 하부전극에 이용되는 MMIC에 관한 것이다.
우선, 전극으로 되는 WAl막이 상온 스퍼터링법에 의해 GaAs 기판(131)상에 300nm까지 퇴적된다. WAl막을 레지스트 패턴(도시하지 않았음)을 이용하여 RIE에 의해 패터닝 됨으로써 FET의 게이트전극(133)과 MIM 캐패시터의 하부전극(132)이 동시에 형성된다(제27(a)도). 전극(132,133)이 WAl로 이루어진 이유는 이 재료가 캐패시터의 하부전극과 쇼트키 게이트전극의 재료로서 우수하기 때문이다.
다음에, STO막(134: 100nm)이 산소분위기중에서 수행되는 반응성 스퍼터링법에 의해 퇴적된다. 다음에, 상부전극으로 되는 WAl막(135)을 다음에 300℃로 기판을 가열한 상태로, 반응성 스퍼터링법에 의해 퇴적한다(제27(b)도).
다음에, STO막(134)과 WAl막(135)이 반응성 이온에칭법에 의해 패터닝 함으로써 유전체막(134a)과 상부전극(135a)이 형성된다. 다음에, 캐패시터가 STO의 결정화를 용이하게 하기 위해 500℃에서 열처리된다. 그후, FET(138)를 형성하기 위한 단계가 수행된다.
다음에, 예컨대 SiO2로 이루어진 층간절연막(136)이 600nm까지 퇴적된다. 다음에, 콘택트홀이 형성되고, 배선층(137)이 형성된다(제27(c)도). 이 단계에서, RIE법에 의해 트랜지스터(138)의 소스/드레인 확산층(139)에 이르도록 개구(도시하지 않았음)가 층간절연막(136)에 형성된다. 다음에, 개구가 형성된 층간절연막(136)을 스페이서로 하여 리프트오프법에 의해 AuGe와 같은 금속 또는 합금을 형성하여 오믹전극으로 한다.
본 실시예에 있어서, 캐패시터(130)의 상부전극(135a)과 유전체막(134a)의 형성은 400℃ 이상의 온도에서 열화되는 예컨대 AuGe로 이루어진 오믹전극의 형성전에 형성된다. 따라서, WAl전극의 열적 안정성이 이용됨으로써 캐패시터가 400℃ 이상, 바람직하게는 600℃ 이상의 온도에서 열처리가 가능해진다. 이 열처리함으로써 STO의 결정화 및 산소결핍의 감소화가 진행되어 장치의 유전율이 개선된다. 이 열처리는 STO막이 전면에 형성된 후, 그리고 상부전극이 형성되기 전에 실시해도 된다. 또한, 이 열처리는 FET의 이온주입층 활성화 열처리와 병용하여 실시될 수도 있다. 이 경우, 열처리는 약 800℃의 온도에서 수행된다.
종래의 방법에 따르면, 트랜지스터는 캐패시터가 형성되기 전에 형성됨으로 오믹전극의 열화를 우려하여 유전체막의 열처리를 수행할 수 없다. 또한, 상부 및 하부전극이 열적내성에 열화하고 있는 것도, 유전체 막의 열처리도 행하지 않는 이유이다. 그러나, 상술한 바와 같이 쇼트키 게이트전극과 캐패시터전극에 WAL을 이용하고, MIM캐패시터를 미리 제작하는 것으로 유전체막을 열처리하는 것이 가능해져 유전율 향상이 가능해진다.
제28(a)도 내지 제28(d)도는 본 발명의 다른 실시예에 따른 반도체 능동기억장치를 제조하기 위한 방법을 나타내는 단면도이다.
우선, 트랜스퍼 게이트로서 기능하는 MOS 전계효과 트랜지스터(151)가 Si 기판(152)상에 형성된다(제28(a)도). 트랜스퍼 게이트(151)는 기판(152)의 표면내에 형성된 소스/드레인 환산층(151a)과, 소스/드레인층(151a)간 기판(152)상에 게이트절연막(151b)을 통해 형성된 게이트전극(151c)을 갖춘다.
다음에, WAL막이 퇴적되어 에칭됨으로써, 캐패시터의 축적노드전극 또는 하부전극(153)이 형성된다. 다음에, STO로 이루어진 유전체막(154)이 전면에 퇴적된다(제28(b)도).
다음에, 플레이트전극 또는 상부전극으로 되는 WAl막(155)과 SiO2로 이루어진 절연막(156)이 연속해서 전면에 퇴적된다. 유전체막(154)과, WAL막(155) 및 절연막(156)은 동일한 마스크를 이용하여 에칭된다(제28(c)도).
다음에, 비트선에 접속되는 금속배선층(157)이 형성되고, 층간절연막(158)과 비트선(159)이 형성된다(제28(d)도).
트랜지스터에 접속되고, 소자를 선택하는 디코더회로, 비트선(159)에 연결되고, 소자의 데이터의 독출 등을 행하는 감지증폭회로 등의 주변회로도 통상과 같은 공정에 의해 형성된다.
제29(a)도 내지 제29(d)도는 본 발명의 다른 실시예에 따른 반도체장치(MMIC용 캐패시터)를 제조하기 위한 방법을 나타내는 횡단면도이다. 본 실시예에서 다층구조를 갖는 전극이 제25(a)도 내지 제25(d)도에 나타낸 구조와 같은 동일한 효과를 달성기 위해 이용된다.
우선, SiO2막(182)과 같은 절연막이 CVD법에 의해 반절연성 GaAs기판(181)등의 반도체 기판상에 형성된다.
다음에, 아래로부터 차례로 Ti층(184)과, Mo층(185) 및 WAl층(186)으로 이루어진 다층막이 포토레지스트 마스크(183)를 이용하여 퇴적된다(제29(a)도).
다음에, 불필요한 포토레지스트 마스크(183)와 그 마스크(183)상의 다층막을 리프트오프법에 의해 제거함으로써 하부전극(188)이 형성된다. 다음에, STO막이, 예컨대 스퍼터링법에 의해 600℃의 기판온도에서 퇴적된다. STO막이 포토레지스트 마스크를 이용하여 RIE에 의해 패터닝 됨으로써 유전체막(187)이 형성된다(제29(b)도).
포토레지스트 마스크(183)가 제거된 후, 아래로부터 차례로 WAl층과, MO층 및 Ti층으로 구성되는 다층막이 하부전극(188)과 동일한 방법을 이용하여 퇴적되고 패터닝 됨으로써 상부전극(189)이 형성된다(제29(c)도).
다음에, 층간절연막(191)이 퇴적되고, 콘택트홀이 형성된다. Au로 이루어진 배선층(192)이 상부 및 하부전극(197,189)에 연결됨으로써 캐패시터가 MMIC내의 다른 소자와 전기적으로 접속된다(제29(d)도).
본 실시예에서는 STO막의 형성의 경우, 스퍼터링법을 이용하여 기판온도 600℃에서 이용했지만, 졸-겔법을 이용해도 된다. 본 실시예에 따른 전극이 안정하기 때문에, STO막이 졸-겔법에 의해 도포된 후에, 600℃ 이상의 열처리가 행해져도 캐패시터의 특성은 열화되지 않는다.

Claims (19)

  1. 산화물로 이루어진 유전체막과, 이 유전체막이 사이에 삽입되는 제1 및 제2전극을 갖춘 캐패시터를 구비하고, 상기 제1전극이 질화 텅스텐으로 이루어진 제1접촉면에 의해 상기 유전체막과 접촉되며, 상기 제1접촉면의 질화 텅스텐이 WNX로 표현되고, 계수(x)가 0.05∼0.5의 범위에 들어가는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제2전극은 질화 텅스텐으로 이루어진 제2접촉면에 의해 상기 유전체막과 접촉하는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 제1전극은 질화 텅스텐층과, 질화 티타늄층 및, 상기 질화 텅스텐층과 질화 티타늄층 사이에 끼워넣어진 금속장벽층을 구비하고, 상기 제1접촉면이 상기 질화 텅스텐층에 의해 규정되는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 유전체막은 페로브스카이트 유전체로 이루어진 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 캐패시터는 800MHz 또는 그 이상의 주파수에서 이용되도록 설계되고, 상기 페로브스카이트 유전체는 상유전체로 이루어진 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서, 상기 페로브스카이트 유전체는 스트론튬을 포함하는 것을 특징으로 하는 반도체장치.
  7. 반도체 기판과, 상기 기판 상에 배치되며, 상기 기판에 형성된 소스/드레인 확산층과, 상기 소스 확산층으로부터 드레인 확산층에 이르도록 상기 기판 상에 배치된 소트키 게이트전극을 갖춘 전계효과트랜지스터 및, 상기 기판에 의해 지지되고, 산화물로 이루어진 유전체막과, 상기 유전체막을 사이에 삽입한 제1 및 제2전극을 갖추며, 상기 제1전극이 상기 쇼트키 게이트전극에 전기적으로 접속된 캐패시터를 구비하고, 상기 쇼트키 게이트전극 및 제1전극이 질화 텅스텐으로 이루어진 상면 및 하면을 갖춘 공통의 재료막을 패터닝하여 형성되고, 상기 쇼트키 게이트전극이 상기 하면으로 유래(由來)하는 질화 텅스텐으로 이루어진 접촉면에 의해 상기 기판에 접촉되며, 상기 제1전극이 상기 상면으로 유래하는 질화 텅스텐으로 이루어진 제1접촉면에 의해 상기 유전체막과 접촉되고, 상기 제1접촉면의 질화 텅스텐이 WNX로 표현되고, 계수(x)가 0.05∼0.5의 범위에 들어가는 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 상기 제2전극은 질화 텅스텐으로 이루어진 제2접촉면에 의해 상기 유전체막과 접촉하는 것을 특징으로 하는 반도체장치.
  9. 제8항에 있어서, 상기 제2전극은 질화 텅스텐층과, 질화 티타늄층 및, 상기 질화 텅스텐층과 질화 티타늄층 사이에 끼워넣어진 금속장벽층을 구비하고, 상기 제1접촉면이 상기 질화 텅스텐층에 의해 규정되는 것을 특징으로 하는 반도체장치.
  10. 제7항에 있어서, 상기 유전체막은 페로브스카이트 유전체로 이루어진 것을 특징으로 하는 반도체장치.
  11. 제10항에 있어서, 상기 캐패시터는 800MHz 또는 그 이상의 주파수에서 이용되도록 설계되고, 상기 페로브스카이트 유전체는 상유전체로 이루어진 것을 특징으로 하는 반도체장치.
  12. 제11항에 있어서, 상기 페로브스카이트 유전체는 스트론튬을 포함하는 것을 특징으로 하는 반도체장치.
  13. 반도체 기판과, 상기 기판 상에 배치되면서 트랜스퍼 게이트로서 기능하고, 상기 기판에 형성된 소스/드레인 확산층과, 상기 소스 확산층으로부터 드레인 확산층에 이르도록 게이트 절연막을 통해 상기 기판상에 배치된 게이트전극을 갖춘 전계효과 트랜지스터 및, 상기 기판에 의해 지지되면서 상기 트랜스퍼 게이트에 접속되고, 산화물로 이루어진 유전체막과, 상기 유전체막이 사이에 삽입된 제1 및 제2전극을 갖춘 축적캐패시터를 구비하여 이루어지고, 상기 제1전극이 질화 텅스텐으로 이루어진 제1접촉면에 의해 상기 유전체막과 접촉되고, 상기 제1접촉면의 질화 텅스텐이 WNX에 의해 표현되고, 계수(x)가 0.05∼0.5의 범위에 들어가는 것을 특징으로 하는 반도체장치.
  14. 제13항에 있어서, 상기 제1전극이 상기 기판과 유전체막 사이에 배치되고, 상기 계수(x)가 0.3∼0.5의 범위로 떨어지는 것을 특징으로 하는 반도체장치.
  15. 제14항에 있어서, 상기 제2전극이 질화 텅스텐으로 이루어진 제2접촉면에 의해 상기 유전체막과 접촉하는 것을 특징으로 하는 반도체장치.
  16. 제15항에 있어서, 상기 제2접촉면의 질화 텅스텐이 WNX로 표현되고, 계수(x)가 0.1∼0.5의 범위로 떨어지는 것을 특징으로 하는 반도체장치.
  17. 제14항에 있어서, 상기 제2전극은 질화 텅스텐층과, 질화 티타늄층 및, 상기 질화 텅스텐층과 질화 티타늄층 사이에 끼워넣어진 금속장벽층을 구비하고, 상기 제2접촉면이 상기 질화 텅스텐층에 의해 규정되는 것을 특징으로 하는 반도체장치.
  18. 제13항에 있어서, 상기 유전체막은 페로브스카이트 유전체로 이루어진 것을 특징으로 하는 반도체장치.
  19. 제17항에 있어서, 상기 페로브스카이트 유전체는 스트론튬을 포함하는 것을 특징으로 하는 반도체장치.
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