KR100264429B1 - 반도체장치 - Google Patents

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KR100264429B1
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게이타로 이마이
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니시무로 타이죠
가부시키가이샤 도시바
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Abstract

본 발명의 반도체장치는 반도체 기판과 반도체 기판 상에 형성된 캐패시터로 이루어지고, 여기서 캐패시터는 반도체 기판에 가깝게 배치된 제1전극과, 반도체 기판으로부터 떨어져 배치된 제2전극 및, 금속산화물로 형성되고 제1전극과 제2전극 사이에 삽입된 유전체막으로 이루어지고, 적어도 제1 및 제2전극중 한쪽은 산소를 포함하고 주기테이블의 제5 및 제6주기중 어느 한쪽에 속하는 그룹 7A와 그룹 8중 어느 한쪽으로부터 선택된 원소로부터 구성되며, 산소의 함유량은 0.004~5atom%의 범위가 된다.

Description

반도체장치
제1(a)도~제1(f)도는 각각 종래의 반도체장치를 제조하기 위한 공정을 도시한 단면도.
제2(a)도 및 제2(b)도는 각각 종래 기술에 따른 문제를 도시한 단면도.
제3(a)도 및 제3(b)도는 각각 종래 기술에 따른 문제를 도시한 단면도.
제4도는 성막공정에서 산소의 농도와 관련하여 열처리 후에 얻어진 X-레이회절 스펙트럼을 나타낸 그래프.
제5도는 성막공정에서 산소의 농도와 관련한 비저항의 변화를 나타낸 그래프.
제6도는 성막공정에서 산소의 농도와 관련한 응력의 변화를 나타낸 그래프.
제7도는 성막공정에서 산소의 농도와 관련한 SiO2-감소된 막 두께(SiO2로 계산된)의 변화를 나타낸 그래프.
제8(a)도~제10(b)도는 각각 성막공정에서 산소의 농도와 관련한 열처리 전후에 SIMS 프로파일.
제11도는 본 발명의 실시예 1에 따른 반도체장치의 소자구조를 나타낸 단면도.
제12(a)도~제12(c)도는 각각 제11도의 반도체장치를 위한 공정을 도시한 단면도.
제13도는 본 발명의 실시예 2에 따른 반도체장치의 소자구조를 나타낸 단면도.
제14도는 본 발명의 실시예 3에 따른 반도체장치의 소자구조를 나타낸 단면도.
제15(a)도 및 제15(b)도는 각각 본 발명의 실시예 4의 반도체장치를 제조하기 위한 공정을 도시한 단면도.
제16(a)도 및 제16(b)도는 각각 본 발명의 실시예 5의 반도체장치를 제조하기 위한 공정을 도시한 단면도.
제17(a)도 및 제17(b)도는 각각 본 발명의 실시예 6의 반도체장치를 제조하기 위한 공정을 도시한 단면도.
제18(a)도~제18(f)도는 각각 본 발명의 실시예 7의 반도체장치를 제조하기 위한 공정을 도시한 단면도.
제19(a)도~제19(f)도는 각각 본 발명의 실시예 8의 반도체장치를 제조하기 위한 공정을 도시한 단면도.
제20(a)도는 본 발명의 실시예 9에 따른 반도체장치의 소자구조를 도시한 단면도.
제20(b)도는 제20(a)도의 반도체장치의 소자구조를 도시한 등가회로도.
제21(a)도~21(d)도는 각각 본 발명의 실시예 10의 반도체장치를 제조하기 위한 공정을 도시한 단면도.
제22(a)도~제22(d)도는 각각 본 발명의 실시예 11의 반도체장치를 제조하기 위한 공정을 도시한 단면도.
제23(a)도~제23(d)도는 각각 본 발명의 실시예 12의 반도체장치를 제조하기 위한 공정을 도시한 단면도이다.
[산업상의 이용분야]
본 발명은 반도체장치에 관한 것으로, 특히 금속산화물로 이루어진 유전체막을 구비하는 캐패시터가 제공된 반도체장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체집적회로의 집적도를 높이는 최근의 경향에 따라, 그 회로 패턴이 더욱 미세화되고 있다. 예컨대, 캐패시터를 위한 셀의 크기가 매우 작아졌다. 본 방법에 따라 캐패시터의 셀크기가 작아짐으로써 캐패시터의 용량도 또한 대응되게 감소되어진다. 그러나, 장치의 감도 또는 소프트에러의 관점에서 캐패시터의 용량감소에는 한계가 있다.
상기 문제를 해결하기 위한 시도로, 셀영역과 가능한한 용량을 증가하기 위해 3차원 캐패시터를 형성하도록 제안되었다. 그러나, 캐패시터의 가공과 전극 또는 절연막의 형성이 점점 곤란해지는 문제가 있다.
그와 같은 상황 하에서 캐패시터를 위한 절연막으로서 고유전율을 갖는 막을 채용하도록 최근 연구되고 있다. 통상, 그와 같은 고유전율을 갖는 절연막은 페로브스카이트 결정구조를 갖춘 BaxSrl-xTi03막을 포함한다. 만약, 이 BaxSrl-xTi03막이 채용되면, 산화하는 분위기에서도 산화로부터 자유로운 백금과 같은 귀금속이 축적 노드전극에 이용되도록 요구된다.
그러나, 그와 같은 귀금속의 드라이 에칭은 다소 어렵기 때문에, 금속과 거의 동일한 도전성을 나타낼 수 있는 축적 노드전극과 같은 금속산화물을 채용하도록 연구되고 있다. 통상, 그와 같은 금속산화물은 루테늄 2산화물(RuO2)을 포함한다. 이 RuO2를 이용하여 캐패시터를 형성하는 방법은 다음과 같다.
우선, 제1(a)도에 나타낸 바와 같이 분리영역(2)이 p형 Si기판(1)에 형성되고, 다음에 게이트절연막(3a), 게이트전극(3b: 워드선) 및, 트랜지스터의 n+확산영역(4)이 형성된다. 그 후, 층간절연층(5a)이 기판의 표면을 평탄하게 하도록 퇴적되고, 다음에 비트선(6)이 형성된다. 이어서, 또 다른 층간절연층(5b)이 다시 퇴적되고, 콘택트흘이 형성되며, 다음에 이 콘택트홀이 n+형 다결정 Si막(7)으로 매립된다.
다음에, 제1(b)도에 나타낸 바와 같이 TiN막(14)이 확산장벽막(장벽금속)으로서 퇴적되고, RuO2막(15)이 TiN막(14) 상에 퇴적된다. 이어서, SiO2막(16)이 제1(c)도에 나타낸 바와 같이 퇴적되고, 캐패시터 패턴을 형성하도록 포토리소그래픽처리가 수행된다.
다음에, 제1(d)도에 나타낸 바와 같이 RuO2막(15)이 마스크로 이용된 SiO2막(16)과 함께 반응성 이온에칭의 방식에 의해 처리되고, 이어서 SiO2막(16)이 에칭에 의해 제거된다. 이어서, 제1(e)도에 나타낸 바와 같이 TiN막(14)이 마스크로 이용된 RuO2막(15)과 함께 반응성 이온에칭에 의해 처리된다. 그 후, 제1(f)도에 나타낸 바와 같이 BaxSrl-xTi03막(9)이 캐패시터 절연막으로서 퇴적되고, 다음에 산소분위기에서 열처리된다. 최종적으로, WNx막(10)이 퇴적되고, 상부전극을 형성하도록 가공된다.
그러나, 상기 방법에 따라 형성된 캐패시터는 다음과 같은 문제를 수반한다. 즉, 확산방지 막을 구성하는 TiN막(14)이 RuO2막(15)을 형성하는 단계에서 산화되어 제2(a)도에 나타낸 바와 같이, TiOx막(21)을 형성함에 따라 접촉저항을 증가시킨다. 한편, RuO2막은 감소되고, TiN막이 BaxSrl-xTi03막(9)을 형성하는 단계에서 산화됨에 따라 접촉저항을 증가시킨다.
상기 문제를 해결하기 위하여, 루테늄(Ru)막(22)이 확산방지 막을 구성하는 TiN막(14)의 형성에 이어 퇴적되고, 다음에 RuO2막(15)이 루테늄(Ru)막(22) 상에 더욱 퇴적된다. 그러나, 이러한 처리에 있어서도 TiN막(14)의 측벽은 TiN막(14)의 측벽이 BaxSrl-xTi03막(9)의 성막단계 동안 또는, 다음의 열처리 동안 제2(b)도에 나타낸 바와 같이 산화되기 위하여 전극의 동작 후에 노출되도록 야기됨으로써 누설전류가 증가하거나 장치의 용량이 저하된다.
한편, RuO2막(15)은 제3(a)도에 나타낸 바와 같이, Si플러그(7)와 직접 접촉되고, SiO2막(23)은 RuO2막(15)과 TiN 사이에서와 같이 동일한 방법으로 RuO2막(15)과 Si플러그(7) 사이의 공유영역에 형성되도록 됨으로써 접촉저항의 증가를 일으키게 된다. 더욱이, 루테늄이 Si플러그와 직접 접촉되면, 루테늄 규화물(24)은 Ru와 Si 사이에서 반웅의 결과로서 제3(b)도에 나타낸 바와 같이 형성되도록 야기되고, SiO2막(25)은 BaxSrl-xTi03막과 루테늄 규화물(24) 사이에 형성되도록 야기됨으로써 용량 저하의 문제를 일으키게 된다. 즉, 이는 고유전체 캐패시터의 전극을 위한 재료로서 RuO2막 또는 Ru막을 채용하는 종래 방법에 있어서는 매우 어려웠다.
상기한 바와 같이, BaxSrl-xTi03와 같은 고유전율을 갖는 재료가 캐패시터 절연막을 위한 재료로서 이용될 때, 루테늄막 또는 루테늄 산화막과 같이 그것이 산화되더라도 금속도전성을 나타낼 수 있는 재료가 캐패시터용 전극으로서 이용되도록 요구된다. 그러나, 이러한 전극용 재료의 채용은 전극이 Si와 접촉함으로써 규화물화 될 수 있는 상기 문제를 수반한다. 한편, TiN과 같은 확산방지막이 규화물 형성 방지의 목적을 위하여 채용되면, 확산방지막이 산화됨으로써 접촉저항을 증가시키는 문제를 일으킨다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 금속산화물이 캐패시터 절연막용 재료로서 이용되어 확산방지 막의 채용을 생략할 수 있음과 더불어 규화물화되는 것으로부터 캐패시터 전극을 방지할 수 있는 반도체장치를 제공함에 그 목적이 있다.
또한, 본 발명은, 금속산화물이 캐패시터 절연막으로서 이용되어 장벽금속으로서 기능하는 확산방지막의 산화로부터 야기될 수 있는 접촉저항의 증가를 방지할 수 있는 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명은, 반도체 기판과; 이 반도체 기판상에 형성된 캐패시터를 구비하여 구성되고, 상기 캐패시터가 제1전극과, 제2전극 및, 금속산화물로 형성됨과 더불어 상기 제1전극과 상기 제2전극 사이에 위치된 유전체 막을 포함하는 다층으로 형성되며, 상기 제1 및 제2전극중 적어도 하나가 산소를 포함하고, 주기테이블의 제5 및 제6주기중 어느 하나에 속하는 그룹 7A와 그룹 8중 어느 하나로부터 선택된 적어도 하나의 원소에 의해 구성되며, 산소의 함유량이 상기 원소의 산화물의 형태로 존재할 수 있는 이론적 산소량 보다 적은 0.004-5atom%의 범위인 것을 특징으로 하는 반도체장치를 제공한다
[실시예]
이하, 예시도면을 참조하면서 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예 1에 따른 반도체장치는, 반도체 기판과, 이 반도체 기판 상에 형성된 캐패시터로 이루어지고, 캐패시터를 구성하는 전극쌍중 적어도 하나가 미량의 산소를 함유하는 도전재료로 형성된 것을 특징으로 한다.
도전재료가 미량의 산소를 함유함에 따라 그 산화물의 형태에서도 도전성을 나타낼 수 있는 금속이나 그 화합물이 채용될 수 있다. 산화물의 형태임에도 불구하고 도전성을 나타낼 수 있는 이러한 금속 또는 그 화합물의 예는 주기테이블의 제5 및 제6주기중 어느 하나에 속하는 그룹 7A와 그룹 8 원소중 어느 하나로부터 선택된 원소를 포함하고 또는 그 화합물을 포함한다. 그와 같은 원소와 그 화합물의 예는 백금, 루테늄, 팔라듐, 레늄, 오스뮴, 이리듐, 로듐, 이들 원소의 화합물 및, 이들 원소의 혼합물이 있다. 그중, 가장 바람직한 도전재료는 루테늄이다.
도전재료에 포함된 산소의 양은 원소의 산화물의 형태로 존재할 수 있는 산소의 이론적 양보다 적은 것이 바람직하고, 더욱 바람직하게는 0.004-5atom%, 더욱 더 바람직하게는 0.1~5atom%이 바람직하다. 만약, 산소의 함유량이 너무 작으면 산소의 함유에 의해 얻어진 효과가 달성되지 않게 된다. 한편, 산소의 함유량이 너무 많으면, 대단히 큰 압축 스트레스가 막퇴적 단계에서 발생되어 형성된 막이 용이하게 박리되게 된다.
캐패시터를 구성하는 유전체 막은 금속산화물로 형성되고, 금속산화물의 예는 BaxSrl-xTi03막, SrTi03막, PZT막 및, Ta205막이 있다.
도전재료의 산화층은 미량의 산소를 함유하는 도전재료로 형성된 전극과 유전체막 사이의 경계에 삽입된다. 이 산화층의 두께는 20nm 이하가 바람직하다. 산화층의 두께가 20nm 이상일 때, 산화층의 표면 형태는 좋지 않게 성장하여 그 특성이 저하된다.
미량의 산소를 함유하는 도전재료로 형성된 전극은 실리콘 기판 표면의 도전영역에 형성되거나 실리콘 기판 상에 형성된 다결정 실리콘층과 접촉하는 방법으로 형성될 수 있다.
본 발명의 실시예 2에 따른 반도체장치는 실리콘 기판과 실리콘 기판상에 형성된 캐패시터로 이루어지고, 상기 캐패시터는 상기 실리콘 기판에 가깝게 배치된 제1전극과, 상기 실리콘 기판으로부터 떨어져 배치된 제2전극 및, 금속산화물로 형성됨과 더불어 상기 제1전극과 상기 제2전극 사이에 위치한 유전체 막으로 이루어진 다층으로 형성되며, 상기 제1 및 제2전극중 적어도 어느 하나가 금속원소, 도전성이 있는 산화물, 또는 상기 금속원소의 화합물로 형성되고, 실리콘 기판의 도전영역과 실리콘을 함유하는 도전층과 접촉하도록 배치되며, 혼합된 산화층은 실리콘과 상기 제1 및 제2전극중 적어도 어느 한쪽과 상기 도전영역 또는 실리콘을 함유하는 상기 도전층 사이에 삽입되는 상기 금속원소로 이루어진 것을 특징으로 한다.
도전재료의 혼합 산화물층의 두께는 1~10nm가 바람직하고, 더욱 바람직하게는 1~7nm가 바람직하다.
이 혼합 산화물 층은 이하에 기술한 바와 같이, 다양한 방법으로 제조될 것이다.
(1) 미량의 산소를 포함한 도전재료가 실리콘 기판 상에 퇴적된 후, 결과적인 층이 열처리 된다.
(2) 0.5~6.5nm의 두께를 갖는 도전재료의 산화막이 실리콘 기판 상에 퇴적된 후, 결과적인 층이 열처리 되고, 다음에 전극을 형성하기 위한 도전재료가 산화막 상에 퇴적된다.
(3) 실리콘과 도전재료를 이용하는 2원(two-source)스퍼터링은 산소를 함유하는 분위기에서 수행되고, 반응성 스퍼터링은 타겟으로서 도전재료의 규화물을 이용하여 수행되며, 다음에 전극을 형성하기 위한 도전재료는 상기 언급한 스퍼터링에 의해 얻어진 막 상에 퇴적된다.
산소는 상기한 방법 (2) 및 (3)에서 채용한 도전재료에 첨가되거나 첨가되지 않을 수도 있다. 그러나, 산소를 함유하는 도전재료를 채용하는 것이 바람직하다.
본 발명의 반도체장치에 있어서, 캐패시터는 DRAM의 셀 캐패시터를 구성하기 위하여 이용된다.
본 발명의 반도체장치에 따른 미량의 산소를 함유하는 도전재료로 이루어진 전극은 산소를 함유하는 분위기에서 도전재료 막의 형성을 수행함으로써 형성된다. 도전재료 성막방법에 관해서는 스퍼터링법 또는 CVD법이 채용될 수 있다. 상기한 산소를 함유하는 분위기에서의 산소농도는 1~40%가 바람직하다.
도전재료 막의 형성이 상기한 바와 같이 수행될 때, 막은 도전재료 막이 Si기판 또는 다결정 실리콘층 상에 형성된 후에 열처리되어도 규화물 형성의 가능성을 회피하는 동안 낮은 저항의 전극을 얻을 수 있다.
그러나, 미량의 산소를 함유하고 산소를 함유하는 분위기에서 형성된 도전재료 막이 열처리될 때, <1>의 배향을 갖는 막이 얻어질 수 있고, 그 결과 고유전체막의 열처리 후에 결정성이 개선될 수 있음으로써, 고유전율을 달성할 수 있게 된다.
더욱이, 미량의 산소를 함유함과 더불어 산소를 함유하는 분위기에서 형성된 도전재료 막이 전극을 형성하도록 작용하고, 열처리될 때, (001)결정면을 상부 표면으로, (110)결정면, (1-10)결정면, (-110)결정면 및, (-1-10)결정면을 측부 표면으로 갖는 막이 축적노드의 상부 및 측부 표면 모두에 고유전체막의 열처리 후에 결정성이 우수하게 되도록 얻어질 수 있고, 고용량을 얻을 수 있게 된다.
본 발명에 따른 캐패시터용 전극에 미량의 산소를 함유시킴으로써 우수한 효과를 얻을 수 있도록 된 메카니즘에 대해 루테늄이 전극재료로 채용되는 예를 취하여 설명한다.
제4도는 Si 웨이퍼 상에 성막 처리동안 파라메터로서 산소농도를 취하여 형성되고, 다음에 700℃의 온도로 N2분위기에서 1분동안 열처리된 Ru막 또는 RuO2막의 X-레이 회절의 스펙트럼 그래프를 나타낸 것이다.
전혀 산소를 첨가하지 않고 형성된 Ru막은 열처리로 RuSi3로 바뀌는 것을 제4도에서 볼 수 있고, 반면에 산소의 첨가로 형성된 Ru막은 규화물화의 현상을 나타내지 않는다. 더욱이, 10%의 산소가 성막단계에서 첨가될 때, Ru의 피크만이 인지된다. 그러나, 30%의 산소가 성막단계에서 첨가될 때, RuO2의 피크는 이상 또는 이하가 인지되고, 50% 이상의 산소가 성막단계에서 첨가될 때, RuO2로 완전히 바뀐다. 이는 또한, 10% 또는 30%의 산소농도를 함유하는 분위기에서 얻어진 Ru막이 열처리될 매, 매우 우수한 <1>배향을 갖는 막이 얻어지는 것을 인지할 수 있다.
제5도는 Si기판 상에 성막 처리중의 파라메터로서 산소농도를 취하여 형성된 Ru막 또는 RuO2막의 비저항의 변화를 설명하는 그래프를 나타낸다. 제5도로부터 알 수 있는 바와 같이, 산소를 전혀 첨가하지 않고 형성된 Ru막은 어닐링 후에 Ru2Si3로 바뀌었기 때문에 비저항이 증가하고, 반면에 산소의 첨가로 형성된 Ru막은 열처리로 비저항의 감소를 나타낸다. 특히, 10%로 설정된 산소농도로 형성된 Ru막은 11μΩcm의 비저항을 나타내고, 이는 Ru의 저항값, 예컨대 7μΩcm에 가깝다.
제6도는 Si기판 상에 성막 처리중 파라메터로서 산소농도를 취하여 형성된 Ru막 또는 RuO2막의 응력의 변화를 설명하는 그래프를 나타낸다. 제6도에서 알 수 있는 바와 같이, 전혀 산소를 첨가하지 않고 형성된 Ru막 또는 50%이상의 산소를 첨가하여 형성된 RuO2막은 상당히 큰 압축응력을 나타내고, 반면에 10% 및 30%의 산소농도를 첨가하여 형성된 Ru막은 막 형성 후에 즉시 작은 응력을 나타낸다. 50% 이상으로 설정한 산소농도로 형성된 RuO2막은 막이 200nm 이상의 두께로 하면, 쉽게 떨어지는 경항이 나타난다.
한편, 산소를 첨가하여 형성된 Ru막 및 RuO2막은 열처리를 함으로써 작은 인장응력을 나타내기 때문에, 이들 막의 형성 후에 열처리를 행할 때, 막 떨어짐의 문제로부터 자유로운 양호한 전극을 얻을 수 있다.
제7도는 샘플 C-V특성으로 결정되고, 다음 처리에 따라 형성된 Ba0.5Sr0.5TiO3막의 SiO2(SiO2등가 두께)로서 평가된 두께의 변화를 설명하는 그래프를 나타낸다. 즉, 20nm의 두께를 갖는 Ru막 또는 RuO2막은 n+형 Si기판 상에 성막 처리중 파라메터로서 산소농도를 취하여 형성된 후, 700℃의 온도로 N2분위기에서 1분 동안 열처리 한다. 그 후, 40nm의 두께를 갖는 Ba0.5Sr0.5TiO3막을 Ru막 또는 RuO2막 상에 형성한 후, 650℃의 온도로 산소 분위기에서 1분동안 열처리 한다. 최종적으로, 100nm의 두께를 갖는 Ru전극이 Ba0.5Sr0.5TiO3막 상에 형성됨으로써 상기한 샘플을 얻게 된다.
샘플의 전기적 특성은 상부전극의 Ru막과 기판의 n+형 확산영역 사이의 경계에서 측정된다. 제7도에 나타낸 그래프로부터 알 수 있는 바와 같이, 비록 성막 처리에서 산소농도로서 얻어진 0%로 설정된 샘플이 5.2nm 두꺼운 두께의 SiO2-감소된 막을 나타낼 지라도, 또 다른 샘플은 2.0nm 이하의 두께를 갖는 비교적 얇은 SiO2-감소된 막을 나타낸다. 특히, 0%로 설정된 산소농도로서 얻어진 Ru막이 전극으로 채용될 때, 0.36nm의 아주 얇은 두께를 갖는 SiO2-감소된 막이 얻어진다. 성막 처리시에 0%로 설정한 산소농도로 얻어진 샘플의 경우에 있어서, Ru2Si3의 화합물은 SiO2가 하부전극 및 Ba0.5Sr0.5TiO3막 사이의 경계에서 형성되도록 야기시키기 위하여 형성되고, 따라서 SiO2-등가 막두께는 증가한다. 한편, 성막의 처리시에 50% 이상으로 설정한 산소농도로서 얻어진 RuO2막의 경우에 있어서, SiOx는 n+형 Si층 및 RuO2막 사이의 경계에서 형성되도록 야기된다. 결국, SiO2-등가 막두께는 50% 미만으로 설정한 성막 처리시에 산소농도로서 얻어진 이들 샘플과 비교한 것과 같이 증가되도록 야기된 것으로 추측된다.
제8(a)도~제10(b)도는 각각 스퍼터링에 의해 얻어진 후, 1분 동안 N2가스 분위기에서 열처리된 Ru막의 SIMS프로파일을 나타낸다. 제8(a)도 및 제8(b)도는 각각 스퍼터링을 통하여 형성되는 막에서 산소농도가 0%일 때 SIMS프로파일을 나타내고, 제9(a)도 및 제9(b)도는 각각 스퍼터링을 통하여 형성되는 막에서 산소농도가 10%일 때 SIMS프로파일을 나타내며, 제10(a)도 및 제10(b)도는 각각 스퍼터링으로 통하여 형성되는 막에서 산소농도가 50%일 때 SIMS프로파일을 나타낸다. 그런데 제8(a)도 제9(a)도 및, 제10(a)도는 열처리가 전혀 수행되지 않는 프로파일을 설명하고, 반면 제8(b)도, 제9(b)도 및, 제10(b)도는 열처리가 700℃에서 수행되는 프로파일을 설명한다.
이들 도면에서 알 수 있는 바와 같이 , 0%로 설정한 성막 처리시에 산소농도로서 얻어진 Ru막의 경우에 있어서, Si는 Ru막의 표면까지 확산하도록 야기되고, 그것에 의해서 루테늄 규화물을 형성하며, 반면 50%로 설정한 성막 처리시에 산소농도로서 얻어진 Ru막의 경우에 있어서, 상호확산은 열처리 후에 Si 및 Ru사이에서 발생하도록 야기된다. 이에 대하여 10%로 설정한 성막 처리시에 산소농도로서 얻어진 Ru막의 경우에 있어서, 상호확산은 열처리 후에 Si 및 Ru 사이에서 거의 발생하지 않는다.
Ru막의 산소농도와 경계면의 안정성에 관하여 상세히 조사한 결과, Ru막의 산소농도가 0.004% 이하일 때, 모든 Ru가 Si와 반응하여 루테늄 규화물을 형성하고, 반면 Ru막에 산소농도가 5% 이상으로 설정될 때, 실리콘의 표면을 산화하여 Ru와 Si 사이의 경계에서 두꺼운 실리콘 산화막을 형성한다. 이 때문에, Ru막의 산소농도를 0.004~5%의 범위내로 제어 할 수 있다. 이 경우, 성막단계중 분위기의 산소농도가 1~40%로 제어되면, 상기한 산소농도를 갖는 Ru막이 얻어질 수 있는 것이 판명됐다.
상기 산소농도를 함유하는 루테늄막의 효과 때문에, 매우 얇은 아몰퍼스층이 루테늄막과 실리콘층 사이의 경계면에서 형성되고, 이 때문에 루테늄막이 다음에 열처리될 지라도 루테늄의 아주 한정된 양만이 실리콘층 내로 확산된다. 즉, 모든 루테늄과 실리콘 사이의 반응을 통하여 루테늄 규화물의 형성이 억제된다.
상기한 바와 같이, 캐패시터의 성능향상 및 제조비용의 절감은 본 발명에 따른 미량의 산소량을 포함한 금속막(루테늄막과 같은)으로 이루어진 전극의 채용으로 가능하다.
또한, 혼합 산화물 층은 캐패시터의 전극과 하지실리콘(실리콘 기판 표면상에 도전영역 또는 실리콘 플러그) 사이의 캐패시터의 전극과 하지실리콘을 구성하는 금속원소 사이에서 형성되도록 야기될 때, 전극과 하지실리콘 사이의 반응이 방지될 수 있고, 따라서 반도체 집적회로등에 적용할 수 있는 고용량 및 고신뢰성을 갖는 캐패시터를 제공할 수 있다. 다음에, 그와 같은 캐패시터의 효과를 이하에서 설명한다.
만약, 페로브스카이트 결정구조를 갖는 고유전체 막 등을 캐패시터의 유전체막에 적용하여 캐패시터 용량을 높이면, 극히 낮은 반응성을 갖는 백금 또는 산화물이 도전성을 갖는 루테늄, 레늄, 백금, 오스뮴과 같은 귀금속에 속하는 금속재료의 채용은 캐패시터를 위한 전극과 유전체막 사이의 경계에서 형성되는 것으로부터 낮은 유전체층을 방지하기 위하여 효과적인 것으로 볼 수 있다. 이들의 어떤 재료가 하지실리콘 상에 형성될 때, 장벽금속(확산방지층)은 규화물 형성반응(규화물화)의 발생을 방지하기 위하여 전극과 실리콘 플러그 사이에 형성되도록 요구된다. 한편 산소는 고온조건 하에서 이들 금속내로 쉽게 확산될 수 있기 때문에, 통상 하지의 장벽금속으로 채용된 TiN은 고유전체 형성단계에 있어서 산소 분위기에 있어서의 고온처리중 산화될 수 있고, 그 결과 캐패시터의 특성이 저하된다.
이에 대하여, 전극/실리콘(다결정 실리콘)이 전극과 실리콘을 구성하는 금속원소로 이루어진 혼합 산화물층에 의해 삽입될 때, 상기한 반응은 방지될 것이고, 동시에 상기한 산화의 문제는 자체 산화물 형성인 혼합 산화물층으로서 회피할 수 있다. 이들 금속산화물은 도전성이 있기 때문에, 혼합 산화물층은 도전성이 우수하다. 더욱이, 혼합 산화물층은 실리콘으로 혼합되었기 때문에, 확산차단성 또한 개선된다. 비록, 그와 같은 막의 최적 두께가 재료에 의존하여 알맞게 선택될 지라도 상기한 효과는 막이 비교적 얇은 두께에서 조차 기대될 수 있다.
본 발명은 이하의 다양한 예를 참조하여 더욱 상세하게 설명한다.
[실시예 1]
제11도는 본 발명의 실시예 1에 따른 반도체장치의 소자구조를 나타낸 단면도이다.
제11도에 있어서, MOS트랜지스터가 게이트절연막(3a)과, 게이트전극(3b: 워드선) 및, 소스/드레인 확산영역(4)으로 이루어지고, 하부전극으로서의 Ru막(8)과, 캐패시터 절연막으로서의 BaxSrl-xTi03막(9) 및, 상부전극으로서의 WXX막(10)을 구비한 캐패시터가 p형 실리콘 기판 상에 형성됨으로써 DRAM셀을 구성한다. 참조번호 2는 소자분리영역을 나타내고, 5a 및 5b는 각각 층간절연막을 나타내며, 6은 비트선을, 7은 n+형 다결정 실리콘막을 나타낸다.
다음에, 제11도에 나타낸 반도체장치의 제조방법에 대해 제12(a)도~제12(c)도를 참조하여 설명한다.
제12(a)도에 나타낸 바와 같이, 소자분리영역(2)이 p형 실리콘 기판 상에 형성되고, 다음에 게이트절연막(3a)과, 게이트전극(3b) 및, n+형 확산영역(4)이 연속적으로 형성된다. 기판(1)의 표면 전면에 층간절연막(5a)을 퇴적한 후에, 콘택트흘이 층간절연막(5a)에 형성되고, 비트선(6)이 상기 콘택트흘을 통해 형성된다. 다음에, 층간절연막(5a)과 비트선(6)의 노출된 표면 전면에 층간절연막(5b)을 퇴적한 후에, 층간절연막(5a, 5b)을 통해 지나가면서 확산영역(4)에도 도달되는 콘택트흘을 형성한다. 다음에, n+형 다결정 실리콘막(7)이 층간절연막(5b)의 표면 전면에 퇴적함으로써 n+형 다결정 실리콘막(7)으로 콘택트흘을 매립하고, 다음에 콘택트홀을 제외한 층간절연막(5b)상에 퇴적된 모든 n+형 다결정 실리콘막(7)이 에칭됨으로써 콘택트홀에만 n+형 다결정 실리콘막(7)이 남겨진다.
다음에, 제12(b)도에 나타낸 바와 같이 Ru막(8)이 40%의 산소를 함유하는 Ar 분위기에서 스퍼터링에 의해 콘택트흘의 일부분을 함유하는 층간절연막(5b) 표면의 전면에 퇴적된다. 그 후, Ru막(8)이 제12(c)도에 나타낸 바와 같이 기둥형상으로 만들어지기 위하여 가공된다.
다음에, BaxSrl-xTi03막(9)이 노출된 표면 전면에 퇴적되고, 550~800℃의 온도에서 산소를 함유하는 분위기에서 열처리된다. 질소를 함유한 분위기는 이 열처리에 이용될 수 있다. WNx막(10)이 BaxSrl-xTi03막(9) 상에 퇴적된 후, WNx막(10)이 상부전극을 형성하기 위하여 가공되고, 그 결과 제11도에 나타낸 구조가 얻어진다.
본 실시예에 따른 미량의 산소를 함유한 Ru막(8)은 다결정 실리콘막(7)과 직접적으로 접촉하는 캐패시터 전극으로서 채용되어, 확산방지층의 채용을 요구하지 않고 규화물로 바뀌는 것으로부터 캐패시터 전극을 방지할 수 있다. 더욱이, 확산방지층이 채용되지 않았기 때문에, 확산방지층의 산화를 통한 접촉저항을 증가시키지도 않는다.
[실시예 2]
제13도는 본 발명의 실시예 2에 따른 반도체장치의 소자구조를 나타낸 단면도이다.
실시예 1과 동일한 공정이 장치의 상부 표면에 노출된 전면에 Ru막(8)을 퇴적하는 단계까지 반복된다. 다음에, Ru막(8)이 450~800℃의 온도로 N2분위기에서 열처리되고, Ru막(8)을 기둥형상으로 만들기 위하여 가공된다. 다음에, SrTi03막(11)이 500~800℃의 온도로 산소를 함유하는 분위기에서 열처리 된다. 질소를 함유하는 분위기가 이 열처리에 이용될 수 있다. Ni막(12)은 SrTi03막(11) 전면에 퇴적된다. 그 후, Ni막(12)이 상부전극을 형성하기 위하여 가공된다.
본 실시예가 실시예 1과 다른 것은 고유전체막이 산소를 함유한 분위기에서 미리 형성된 Ru막(8)의 열처리 후에 형성된다는 것이다. 만약, Ru막(8)이 이 방법으로 열처리되면, <1>배향을 갖는 막을 얻을 수 있고, 그 결과 고유전체 막의 열처리 후에 결정성이 개선됨으로써 고유전체를 얻을 수 있게 된다.
[실시예 3]
제14도는 본 발명의 실시예 3에 따른 반도체장치의 소자구조를 나타낸 단면도이다.
실시예 1과 동일한 공정이 장치의 상부 표면에 노출된 전면에 Ru막(8)을 퇴적하는 단계까지 반복된다. 다음에, Ru막(8)을 기둥형상으로 만들기 위하여 가공하고, 다음에 기둥형상의 Ru막(8)이 450~800℃의 온도로 N2분위기에서 열처리된다. 다음에, 막을 절연하는 캐패시터로서 기능하는 Ta205막(13)이 퇴적되고 680~800℃의 온도로 산소를 함유하는 분위기에서 열처리되며, 이어서 300℃~450℃의 온도로 산소 플라즈마중에서 열처리된다. 그 후, TiN막(14)이 Ta205막(13) 전면에 퇴적되어 상부전극을 형성하기 위하여 가공된다.
본 실시예가 실시예 1 및 실시예 2와 다른 점은 산소를 함유하는 분위기에서 형성된 Ru막(8)의 열처리가 기둥형상으로 형성되도록 Ru막(8)의 가공에 의해 처리된다는 점이다. 만약, Ru막(8)이 이 방법으로 열처리되면, (001)결정면에 의해 구성된 상부 표면과 (001)결정면, (1-10)결정면, (-110)결정면 및, (-1-10)결정면을 갖는 막을 얻을 수 있기 때문에, 축적노드의 상부표면과 측부 표면에서 고유전체 막의 열처리 후에 결정성이 개선됨으로써 고용량을 얻을 수 있게 된다.
[실시예 4]
제15(a)도 및 제15(b)도는 각각 본 발명의 실시예 4의 반도체장치 제조공정을 도시한 단면도를 나타낸다.
실시예 1과 동일한 공정이 콘택트홀 내에 n+형 다결정 실리콘막의 매립단계까지 반복된다. 다음에, Ru막(8)이 40%의 산소를 함유하는 아르곤 분위기에서 노출된 상부 표면 전면에 퇴적되고, 다음에 제15(a)도에 나타낸 바와 같이 Ru막(8)의 기둥형상을 얻기 위하여 가공된다. 다음에, 이 기둥형상 Ru막(8)이 500~800℃의 온도로 산소를 함유하는 분위기에서 열처리되고, 그 결과 얇은 RuO2막(15)이 형성된다.
다음에, 제15(b)도에 나타낸 바와 같이 BaxSrl-xTi03막(9)이 얇은 RuO2막(15)의 표면을 함유하는 장치의 상부 표면 전면에 퇴적되고, 그 후 650~800℃의 온도로 질소가스 분위기 또는 불활성가스 분위기에서 열처리되며, 이어서 200℃~600℃의 온도로 산소분위기에서 열처리된다. 다음에, 또 다른 Ru막(8)이 산소를 함유하는 분위기에서 퇴적되고, 상부전극을 형성하기 위하여 가공된다.
[실시예 5]
제16(a)도 및 제16(b)도는 각각 본 발명의 실시예 5의 반도체장치 제조를 위한 공정을 도시한 단면도를 나타낸다.
실시예 1과 동일한 공정이 콘택트흘 내에 n+형 다결정 실리콘막을 매립하는 단계까지 반복된다. 다음에 Ru막(8)이 제16(a)도에 나타낸 바와 같이 10%의 산소를 함유하는 아르곤 분위기에서 노출된 상부표면 전면에 스퍼터링에 의해 퇴적된다. 450~800℃의 온도로 N2분위기에서 Ru막(8)의 열처리 후, Ru막(8)은 Ru막(8)의 기둥형상을 얻기 위하여 가공된다. 이어서, 이 기등형상 Ru막(8)이 500~800℃의 온도로 산소를 함유하는 분위기에서 열처리되고, Ru막(8)의 표면 상에 RuO2막(15)을 형성한다.
다음에, 제16(b)도에 나타낸 바와 같이 BaxSrl-xTi03막(9)이 BaxSrl-xTi03막(15)의 표면을 포함하는 장치의 상부 표면 전면에 퇴적되고, 그 후 550~800℃의 온도로 산소를 함유하는 분위기에서 열처리되며, 다음에 TiN막(14)이 퇴적되고 TiN막(14)에 의해 구성된 상부전극을 형성하기 위하여 가공된다.
[실시예 6]
제17(a)도 및 제17(b)도는 각각 본 발명의 실시예 6의 반도체장치 제조를 위한 공정을 설명하는 단면도를 나타낸다.
실시예 1과 동일한 공정이 콘택트홀 내에 n+형 다결정 실리콘막을 매립하는 단계까지 반복된다. 다음에, 제17(a)도에 나타낸 바와 같이 Ru막(8)이 10%의 산소를 함유하는 아르곤 분위기에서 노출된 상부 표면 전면에 스퍼터링에 의해 퇴적된다. 450~800℃의 온도로 N2분위기에서 Ru막(8)의 열처리 후에 Ru막(8)은 Ru막(8)의 기둥형상을 얻기 위하여 가공된다. 이어서, BaxSrl-xTi03막(9)이 장치의 상부 표면 전면에 퇴적되고, 507~800℃의 온도로 산소를 함유하는 분위기에서 열처리되며, 그 결과 Ru막(8)과 BaxSrl-xTi03막(9) 사이의 경계면에서 RuO2막(15)이 형성된다.
다음에, 제17(b)도에 나타낸 바와 같이 WNx막(10)이 퇴적되고 WNx막(10)에 의해 구성된 상부전극을 형성하기 위하여 가공된다.
[실시예 7]
제18(a)도~제18(f)도는 각각 본 발명의 실시예 7의 반도체장치 제조를 위한 공정을 설명하는 단면도를 나타낸다.
제18(a)도에 나타낸 바와 같이, 소자분리영역(2)이 p형 실리콘 기판 상에 형성되고, 다음에 게이트절연막(3a)과, 게이트전극(3b; 워드선) 및, n+형 확산영역(4)이 연속적으로 형성된다. 기판(1)의 표면 전면에 층간절연막(7a)이 퇴적된 후에, 콘택트홀이 층간절연막(5a)에 형성되고, 비트선(6)이 이 콘택트홀을 통하여 형성된다. 다음에, 층간절연막(5a)과 비트선(6)의 노출된 표면 전면에 층간절연막(5b)이 퇴적된 후에, 층간절연막(5a, 5b)을 통하여 지나가면서 확산영역(4)에 도달되는 콘택트홀이 형성된다. 다음에, n+형 다결정 실리콘막(7)이 n+형 다결정 실리콘막(7)과 함께 콘택트홀을 매립하는 것에 의해 층간절연막(5b)의 표면 전면에 퇴적되고, 다음에 콘택트홀을 제외한 층간절연막(5b)상에 퇴적된 모든 n+형 다결정 실리콘막이 에칭됨으로써 콘택트홀에만 n+형 다결정 실리콘막(7)이 잔존하게 된다. 이 경우에 있어서, n+형 다결정 실리콘막(7)의 에칭이 수행되고, 그 결과 콘택트흘이 n+형 다결정 실리콘막(7)으로 완전히 채워지지 않지만 콘택트흘의 상부는 n+형 다결정 실리콘막(7)의 공간을 유지하게 된다.
다음에, 제18(b)도에 나타낸 바와 같이 WNx막(10)이 장치의 표면 전면에 퇴적되고, 다음에 500~800℃의 온도로 NH3분위기에서 열처리된다. 그 후, WNx막(10)이 특정 기계적 연마 또는 에치백에 의해 제거되어, 콘택트흘만이 남는다. 다음에, Ru막(8)이 제18(c)도에 나타낸 바와 같이, 10%의 산소를 함유하는 아르곤 분위기에서 스퍼터링에 의해 결과적인 장치 전면에 퇴적된다. 이 경우에 있어서, 확산방지 막을 함유하는 WNx막(10)은 캐패시터 전극을 구성하는 Ru막(8)의 형성 후에 노출되지 않고, 그 결과 확산방지 막은 결코 산화되지 않는다. 더욱이, Ru막(8)에 포함된 산소의 양은 상기한 예의 경우에서와 같이 미량이고, 산화될 WNx막(10)의 양은 미량으로 극히 제한될 수 있다.
미량의 산소를 함유하는 Ru막은 이 경우에 WNx막(10) 상에 형성되어, WNx막(10)과 Ru막(8) 사이의 응력을 완화할 수 있으며 따라서 Ru막(8) 박리의 문제를 극복할 수 있게 된다.
450~800℃의 온도로 N2가스 분위기에서 열처리된 후, Ru막(8)이 제18(d)도에 나타낸 바와 같이, 기둥형상 Ru막(8)을 형성하기 위하여 가공된다. 제18(e)도에 나타낸 바와 같이, BaxSrl-xTi03막(9)은 노출된 표면 전면에 퇴적되고, 500~800℃의 온도로 산소를 함유하는 분위기에서 열처리되며, 그 결과 Ru막(8)과 BaxSrl-xTi03막(9) 사이의 경계에서 RuO2막(15)이 형성된다.
다음에, 제18(f)도에 나타낸 바와 같이 WNx막(10)이 WNx막(10)에 의해 구성된 상부전극을 형성하기 위하여 가공된다.
[실시예 8]
제19(a)도~제19(f)도는 각각 본 발명의 실시예 8의 반도체장치 제조를 위한 공정을 설명하는 단면도를 나타낸다.
제19(a)도에 나타낸 바와 같이, 소자분리영역(2)이 p형 실리콘 기판 상에 형성되고, 다음에 게이트절연막(3a)과, 게이트전극(3b: 워드선) 및, n+형 확산영역(4)이 연속적으로 형성된다. 기판(1)의 표면 전면에 층간절연막(5a)이 퇴적된 후, 콘택트홀이 층간절연막(5a)에 형성되고, 비트선(6)이 이 콘택트홀을 통하여 형성된다. 다음에, 층간절연막(5a)과 비트선(6) 사이의 노출된 표면 전면에 층간절연막(5a, 5b)이 퇴적된 후, 층간절연막(5a, 5b. 5c)를 통해 지나가면서 확산영역(4)에 도달되는 콘택트홀이 형성된다
이어서, 제19(b)도에 나타낸 바와 같이 또 다른 Ru막(8)이 층간절연막(5c)의 표면 전면에 40%의 산소를 함유하는 H2분위기에서 CVD법에 의해 퇴적되고, 그 결과 Ru막(8)으로 콘택트홀이 매립되며, 이어서 450~800℃의 온도로 N2분위기에서 열처리된다. 그 후, 층간절연막(5c) 상에 Ru막(8)이 제19(c)도에 나타낸 바와 같이 제거된다.
다음에, 제19(d)도에 나타낸 바와 같이 층간절연막(5c)이 제거된다. 다음에, 제19(e)도에 나타낸 바와 같이 BaxSrl-xTi03막(9)이 노출된 표면 전면에 퇴적되고, 500~800℃의 온도로 산소를 함유하는 분위기에서 열처리되며, 그 결과 Ru막(8)과 BaxSrl-xTi03막(9) 사이의 경계에서 RuO2막(15)이 형성된다.
다음에, 제19(f)도에 나타낸 바와 같이 또 다른 Ru막(8)이 BaxSrl-xTi03막의 표면 전면에 다시 퇴적되고, Ru막(8)에 의해 구성된 상부전극을 형성하기 위하여 가공된다.
본 실시예에서와 같이, Ru3(CO)12는 Ru막(8)의 CVD를 위한 원료로서 채용된다. 그러나, 미량의 산소를 함유하는 Ru막을 형성하기 위하여 R(C5H5)2또는 R(C5H7O2)3와 같은 유기재료를 채용할 수 있다.
[실시예 9]
상기 실시예에 있어서, 본 발명을 DRAM셀 제조에 적용한 경우를 설명했다. 그러나, 본 발명은 FRAM셀의 제조를 위하여 또한 적용할 수 있다. 제20(a)도에 나타낸 바와 같이, FRAM셀 제조에 적용하는 본 발명의 실시예 9에 따른 반도체장치의 소자구조를 설명하는 단면도를 나타낸다. 제20(b)도는 제20(a)도의 반도체장치의 소자구조를 설명하는 등가회로를 나타낸다.
제20(a)도는 게이트절연막(3a)과, 게이트전극(3b; 워드선) 및, 소스/드레인 확산영역(4)으로 이루어진 MOS트랜지스터에 관한 것이고, 하부전극으로서 WNx막(31), 캐패시터 절연막으로서 BaxSrl-xTi03막(9) 및, 상부전극으로서 Ru막(32)이 p형 실리콘 기판(1) 상에 형성되며, 그것에 의해서 FRAM셀을 구성한다.
미량의 산소를 함유한 상부전극을 구성하는 Ru막(32)은 실시예 1의 경우에서와 같이, 1~40%의 산소를 함유하는 아르곤 분위기에서 스퍼터링법에 의해 형성된다. 이 Ru막(32)은 캐패시터 부분 전체에 퇴적된 층간절연막(35)의 표면 상에 형성된 다결정 실리콘층(37)을 통하여 확산영역과 접촉된다.
이러한 구조에 있어서, 캐패시터의 하부전극(31)이 절연막(5) 전체에 형성된다. 그러나, 상부전극(32)은 다결정 실리콘(37)과 직접 접속된다. 따라서, 미량의 산소를 함유하는 Ru막(32)이 캐패시터의 상부전극으로 채용될 경우, 상부전극(32)의 규화물 형성은 확산방지층의 준비없이 효과적으로 방지될 수 있다.
상부전극을 위한 미량의 산소를 포함한 Ru막을 이용하는 이유는 상부전극이 다결정 실리콘층과 접하고 있기 때문이다. 따라서, 만약 하부전극이 다결정 실리콘층과 접하면, 미량의 산소를 함유하는 Ru막은 하부전극을 위하여 자연히 이용될 것이다.
상기 실시예를 참조하여 설명한 바와 같이, 도전막의 규화물화가 축적노드 콘택트에 매립된 실리콘과 실리콘 기판의 불순물 확산영역과 직접 접하는 도전막에서도 미량의 산소를 함유하는 도전막의 채용에 의해 회피될 수 있기 때문에 본 발명에 따라 캐패시터를 형성함으로써 확산방지 막을 채용하지 않는 우수한 특성을 갖춘 반도체장치가 가능하게 된다. 동시에, 확산방지막의 형성과 가공이 생략되기 때문에 반도체장치 제조를 위한 비용이 절감될 수 있다.
본 발명은 상기 실시예로 한정하지 않는다. 예컨대, n+형 다결정 실리콘막 또는 n+형 확산영역이 상기 예에서 하지층으로 채용되었지만, p+형 다결정 실리콘막이 p+형 확산영역 또는 확산장벽층으로 제공된 n+형 확산영역 상에 하지층과 같이 형성될 수 있다. 더욱이, BaxSrl-xTi03막, Ta205막, 또는 SrTi03막이 상기 실시예에 고유전율 절연막으로서 채용되고, PbZrxTil-x03막 또는 PbxLal-xZryTi1-yO3막과 같은 강유전체도 마찬가지로 채용될 수 있다. 더욱이 본 발명은 DRAM 또는 FRAM과 같은 메모리에 한정되지 않고, 고유전체 캐패시터로 이루어진 다양한 반도체장치에 적용할 수 있다.
상기 실시예에 있어서, WNx막, Ni막, TiN막 또는 Ru막은 상부전극으로 채용된다. 그러나, 상부전극으로서 또 다른 막을 본 발명에 채용할 수 있다. 더욱이, 상기 실시예에 있어서, 캐패시터를 형성하는 경우에 상부전극만 가공을 행했지만, 고유전체 절연막은 상부전극의 가공과 동시에 가공될 수 있다.
본 발명의 기본적인 특징은 캐패시터 전극의 규화물이 확산방지막을 이용하지 않고 방지되는 것에 있다. 그러나, 본 발명은 상기 실시예 7에 나타낸 바와 같이, 확산방지막이 콘택트홀의 내부에 형성되는 경우에도 실행될 수 있다. 이 실시예 7에 있어서, WNx막이 확산방지막으로서 채용되었다. 그러나, TiN막등의 금속질화막, WSx또는 TiSi2와 같은 금속규화물막 또는, WSixNy막 또는 TiSixNy막과 같은 금속규화물의 질화막도 마찬가지로 채용될 수 있다.
이하, 실시예 10~실시예 12는 혼합 산화막이 전극을 구성하는 실리콘층과 도전금속막 사이에 위치되는 예를 설명한다.
[실시예 10]
실시예 10은 본 발명이 DRAM에 적용된 것을 설명한 것이다. 제21(a)도~제21(d)도는 DRAM 제조의 공정을 도시하는 바, 여기서 Ru는 캐패시터가 소정 스위칭 트랜지스터, 워드선 및, 비트선 보다도 높은 위치에 퇴적되는 메모리셀에 캐패시터의 하부전극으로서 채용된다.
제21(a)도에 나타낸 바와 같이, (100)결정면과 10Ωcm의 비저항을 갖는 p형 단결정 실리콘 기판(101)의 소정 표면 부분은 소자분리절연막(102)이 소자분리영역을 형성하기 위하여 채워진 후에 구멍을 형성함으로서 에칭을 통하여 제거된다. 대신에, 이 소자분리영역은 또한 종래 LOCOS법을 이용하여 형성될 수 있다.
다음에, 게이트절연막을 구성하기 위한 10nm의 두께를 갖는 실리콘 산화막(103)이 열산화법으로 형성되고, 게이트전극을 구성하기 위한 텅스텐 규화물막(104)이 그 위에 퇴적된다. 이들 막은 게이트절연전극(103)과 게이트전극(104)을 형성하기 위하여 포토리소그래피법 및 반응성 이온에칭법에 의해 패터닝된다. 이어서, 이온주입이 마스크로서 이용되는 이러한 게이트전극으로 수행됨으로써 n-형 확산영역(105, 106)으로 구성된 소스/드레인영역을 자기정합법으로 형성하며, 따라서 스위칭 트랜지스터로서 MOSFET를 형성한다.
다음에, 제21(b)도에 나타낸 바와 같이 실리콘 산화막(107)이 MOSFET의 상부 표면 전면에 100nm의 두께로 CVD법에 의해 퇴적되고, 콘택트홀(108)이 포토리소그래피법 및 반응성 이온에칭 법에 의해 형성된다. 다음에, 티타늄 규화물막(109)이 콘택트홀의 기저 상에 선택적으로 형성되고, W막(110)이 장치의 상부 표면 전면에 퇴적된다. 그 후, W막(110)이 포토리소그래피법 및 반응성 이온에칭법을 이용하여 패터닝되고, 동시에 비트선이 형성된다.
다음에, 제21(c)도에 나타낸 바와 같이, CVD산화막(111)이 퇴적된 후 결과적인 표면이 평탄화된다. 콘택트홀(112)이 포토리소그래피법에 의해 형성되고, n+형 다결정 실리콘막(113)이 결과적인 상부 표면 전면에 퇴적된다. 그 후, n+형 다결정 실리콘막(113)이 에치백과 같은 평탄화 수단에 의해 콘택트홀 내에만 남겨짐으로써 n-형 확산영역(106)과 접하는 n+형 다결정 실리콘막(113)이 형성된다. 이어서, 미량의 산소를 함유하는 Ru막(115)이 미량의 산소를 함유하는 분위기에서 스퍼터링을 통하여 형성된다. 이 경우에 있어서, Ru막의 산소농도는 0.004~5%가 바람직하고, 0.01~1%가 더욱 바람직하다.
결과적인 장치는 400℃ 이상의 온도로 열처리를 행함으로써 n+형 다결정 실리콘막(113)과 Ru막(115) 사이의 경계에서 Si와 Ru로 이루어진 얇은 혼합 산화막(114)을 형성한다. 이 경우에 혼합 산화막(114)의 두께는 1~10nm가 바람직하다. 그 후, Ru막(115)이 산소플라즈마를 함유하는 분위기에서 반응성 이온에칭(RIE)에 의해 가공된다. 다음에, 20nm의 막두께를 갖는 (Ba, Sr)TiO3막(116)이 CVD법에 의해 합성 표면 전면에 퇴적된다.
다음에, 제21(d)도에 나타낸 바와 같이 상부전극(플레이트전극)을 구성하기 위한 Ru막(117)이 DRAM셀의 제조를 완전하게 형성한다. 이 후, 통상의 Al배선공정과 같은 DRAM을 완성하기 위한 공정이 수행되는데, 여기에서는 그 도시를 생략했다.
본 실시예에 있어서, Ru는 캐패시터를 위한 하부전극으로서 채용되지만 이외의 재료도 또한 본 발명에 채용될 수 있다. 예컨대, Ru의 경우에서와 같이 산화물의 형성에서 조차 도전성을 나타낼 수 있는 Pt, Pd, Ir 및, Re가 채용될 수 있다. 이들 재료의 도전성은 그들이 Si와 함께 혼합 산화막의 형성에서도 유지할 수 있고, 따라서 이들 혼합 산화층은 Si플러그로 반응하는 것으로부터 금속전극을 방지하도록 기능한다.
더욱이, 비록 (Ba, Sr)TiO3막이 본 실시예에서 캐패시터 유전체막으로 채용될 지라도, SrTi03, BaTi03, CaTi03, PbTi03, PZT등과 같은 재료가 (Ba, Sr)TiO3대신에 채용될 수 있다.
또한, Ru가 캐패시터 상부전극으로서 채용되어도, 전극을 위한 또 다른 재료를 채용할 수 있다. 예컨대, W, Mo 또는 Ta와 같은 고융점 금속이나 WNx또는 MoNx와 같은 화합물 도전체 뿐만이 아니라 하부전극으로 이용한 동일한 재료를 채용할 수 있다.
[실시예 11]
다음에, 본 발명의 실시예 11을 설명한다. 본 실시예는 또한, 본 발명이 실시예 10의 경우에서와 같이 DRAM에 적용된다. 제22(a)도~제22(d)도는 DRAM 제조의 공정을 설명하고, 여기서 Ru는 캐패시터가 스위칭 트랜지스터와, 워드선 및, 비트선 보다도 상부 위치에 퇴적되는 메모리셀에 있어서, 캐패시터의 하부전극으로서 또한 채용된다.
제22(a)도에 나타낸 바와 같이, (100)결정면과 10Ωcm의 비저항을 갖는 p형 단결정 실리콘 기판(201)의 소정 표면 부분이 에칭을 통해 제거됨으로써 연속적으로 채워진 소자분리절연막(202)에 구멍이 형성되고, 따라서 소자분리 영역이 형성된다. 한편, 이러한 소자분리영역은 또한 종래 LOCOS법을 이용하여 형성될 수도 있다.
다음에, 게이트절연막을 구성하기 위한 20nm의 두께를 갖는 실리콘 산화막(203)이 열산화법으로 형성되고, 게이트전극을 구성하기 위한 텅스텐 규화물막(204)이 그 위에 퇴적된다. 이들 막은 게이트절연전극(203)과 게이트전극(204)을 형성하기 위하여 포토리소그래피법 및 반응성 이온에칭법에 의해 패터닝된다. 이어서, 이온주입이 마스크로서 이용되는 이 게이트전극(204)에 따라 수행됨으로써 n-형 확산영역(205, 206)으로 구성된 소스/드레인영역이 자기정합법으로 형성되며, 스위칭 트랜지스터로서 MOSFET가 형성된다.
다음에, 제22(b)도에 나타낸 바와 같이 실리콘 산화막(207)이 MOSFET의 상부 표면 전면에 100nm의 두께로 CVD법에 의해 퇴적되고, 콘택트홀(208)이 포토리소그래피법 및 반응성 이온에칭법에 의해 형성된다. 다음에, 티타늄 규화물막(209)이 콘택트흘(208)의 기저 상에 선택적으로 형성되고, W막(210)이 장치의 상부 표면 전면에 퇴적된다. 그 후, W막(210)이 포토리소그래피법 및 반응성 이온에칭법을 이용하여 패터닝되고, 동시에 비트선이 형성된다.
다음에, CVD산화막(211)이 제22(c)도에 나타낸 바와 같이 퇴적되고, 결과적인 표면이 평탄화된다. 콘택트흘(212)이 포토리소그래피법에 의해 형성되고, n+형 다결정 실리콘막(213)이 결과적인 상부 표면 전면에 퇴적한다. 그 후, n+형 다결정 실리콘막(213)이 에치백과 같은 평탄화 수단에 의해 콘택트홀 내에만 남겨짐으로써 n-형 확산영역(206)과 접하는 n+형 다결정 실리콘막(213)이 형성 된다.
다음에, 결과적인 상부 표면 전면에 2nm의 두께를 갖는 얇은 RuO2막(115)을 퇴적한 후에, 400℃ 이상의 온도에서 열처리가 수행됨으로써 얇은 RuO2막(215)과 반응하도록 n+형 다결정 실리콘막(213)을 허용하고, 따라서 Si와 Ru로 이루어진 얇은 혼합 산화막(214)이 형성된다. 이어서, Ru막(216)이 결과적인 산화막(214) 전면에 퇴적되고, 얇은 혼합 산화막(214)이 패터닝되며, 두꺼운 RuO2막(215)과 Ru막(216)이 포토리소그래피법에 의해 수행된다. 그 후, 20nm의 두께를 갖는 PZT막(217)이 CVD법에 의해 결과적인 표면 전면에 퇴적된다.
다음에 제22(d)도에 나타낸 바와 같이 20nm의 두께를 갖는 TiN막(218)이 상부전극(플레이트전극)으로서 PZT막(217) 상에 퇴적되고, 그에 의해 DRAM의 셀이 완성된다. 그 후, 통상의 Al배선공정과 같은 DRAM을 완성하기 위한 공정이 수행되는데, 여기에서는 그 도시를 생략하였다.
본 실시예에 있어서 , Ru는 캐패시터를 위한 하부전극으로서 채용되지만, 이외의 재료도 또한 본 발명에 채용될 수 있다. 예컨대, Ru의 경우에서와 같이 산화물의 형성에서도 도전성을 나타낼 수 있는 Pt, Pd, Ir 및, Re가 채용될 수 있다. 이들 재료의 도전성은 그들이 Si와 함께 혼합 산화막의 형성에서도 유지할 수 있고, 따라서 이들 혼합 산화층은 Si플러그로 반응하는 것으로부터 금속전극을 방지하도록 기능한다. 그러나, 상기한 실시예 1~실시예 8에서 언급한 바와 같이, 미량의 산소를 함유하는 Ru의 채용은 캐패시터 전극의 규화물화를 방지하는 관점에서 가장 바람직하다.
더욱이, 비록 (Ba, Sr)TiO3막이 본 실시예에서 캐패시터 유전체막으로 채용되어도, SrTi03, BaTi03, CaTi03, PbTi03, PZT등과 같은 재료가 (Ba, Sr)TiO3대신에 채용될 수 있다.
또한, Ru가 캐패시터 상부전극으로서 채용되어도, 전극을 위한 또 다른 재료가 채용될 수 있다. 예컨대, W, Mo 또는 Ta와 같은 고융점 금속이나 WNx또는 MoNx와 같은 화합물 도전체 뿐만이 아니라 하부전극으로 이용한 동일한 재료를 채용할 수 있다.
[실시예 12]
다음에, 본 발명의 실시예 12를 설명한다. 본 실시예는 또한, 본 발명이 실시예 10 및 실시예 11의 경우에서와 같이 DRAM에 적용된다. 제23(a)도~제23(d)도는 DRAM 제조의 공정을 설명하고, 여기서 Ru는 캐패시터가 스위칭 트랜지스터와, 워드선 및, 비트선 보다도 상부 위치에 퇴적되는 메모리셀에 있어서, 캐패시터의 하부전극으로서 또한 채용된다.
제23(a)도에 나타낸 바와 같이, (100)결정면과 100Ωcm의 비저항을 갖는 p형 단결정 실리콘 기판(301)의 소정 표면 부분이 에칭을 통해 제거됨으로써 연속적으로 채워진 소자분리절연막(302)에 구멍이 형성되고, 따라서 소자분리영역이 형성된다. 한편, 이러한 소자분리영역은 또한 종래 LOCOS법을 이용하여 형성될 수도 있다.
다음에, 게이트절연막을 구성하기 위한 10nm의 두께를 갖는 실리콘 산화막(303)이 열산화법으로 형성되고, 게이트전극을 구성하기 위한 텅스텐 규화물막(304)이 그 위에 퇴적한다. 이들 막은 게이트절연전극(303)과 게이트전극(304)을 형성하기 위하여 포토리소그래피법 및 반응성 이온에칭법에 의해 패터닝한다. 이어서 이온주입이 마스크로서 이용되는 이 게이트전극(304)에 따라 수행됨으로써 n-형 확산영역(305, 306)으로 구성된 소스/드레인영역이 자기정합법으로 형성되며, 스위칭 트랜지스터로서 MOSFET가 형성된다.
다음에, 제23(b)도에 나타낸 바와 같이 실리콘 산화막(307)이 MOSFET의 상부 표면 전면에 100nm의 두께로 CVD법에 의해 퇴적되고, 콘택트홀(308)이 포토리소그래피법 및 반응성 이온에칭법에 의해 형성된다. 다음에, 티타늄 규화물막(309)이 콘택트홀(308)의 기저 상에 선택적으로 형성되고, W막(310)이 장치의 상부 표면 전면에 퇴적된다. 그 후, W막(310)이 포토리소그래피법 및 반응성 이온에칭법을 이용하여 패터닝되고, 동시에 비트선이 형성된다.
다음에, CVD산화막(311)은 제23(c)도에 나타낸 바와 같이 퇴적되고, 결과적인 표면이 평탄화된다. 콘택트홀(312)이 포토리소그래피법에 의해 형성되고, n+형 다결정 실리콘막(313)이 결과적인 상부 표면 전면에 퇴적된다. 그 후, n+형 다결정 실리콘막(313)이 에치백과 같은 평탄화 수단에 의해 콘택트흘 내에만 남겨짐으로써 n-형 확산영역(306)과 접하는 n+형 다결정 실리 콘막(313)이 형성된다.
다음에, Si 및 Ru로 이루어진 흔합 산화막(314)이 Si 및 Ru를 이용하여 2원 스퍼터링법에 의해 또는 산소를 함유하는 분위기에서 타겟 루테늄 규화물로서 이용하는 반응성 스퍼터링법에 의해 결과적인 상부 표면 전면에 형성된다. 혼합 산화막(314)의 두께는 10nm이하가 바람직하다. 이어서, Ru막(315)이 결과적인 상부 표면 전면에 퇴적된 후, 얇은 혼합 산화막(314)과 Ru막(315)의 패터닝이 포토리소그래피법과 반응성 이온에칭법에 의해 수행된다. 그 후, 20nm의 두께를 갖는 (Ba, Sr)TiO3막(315)이 CVD법에 의해 결과적인 표면 전면에 퇴적된다.
제23(d)도에 나타낸 바와 같이 80nm의 두께를 갖는 WNx막(317)이 상부전극(플레이트전극)으로서 결과적인 상부 표면 전면에 퇴적되고, 그에 의해 DRAM의 셀이 완성된다. 그 후, 통상의 Al배선공정과 같은 DRAM을 완성하기 위한 공정이 수행되는데, 여기서는 그 도시를 생략하였다.
본 실시예에 있어서, Ru는 캐패시터를 위한 하부전극으로서 채용되지만 이외의 재료도 또한 본 발명에 채용될 수 있다. 예컨대, Ru의 경우에서와 같이 산화물의 형성에서도 도전성을 나타낼 수 있는 Pt, Pd, Ir 및, Re가 채용될 수 있다. 이들 재료의 도전성은 그들이 Si와 함께 혼합 산화막의 형성에서도 유지할 수 있고, 따라서 이들 혼합 산화충은 Si플러그로 반응하는 것으로부터 금속전극을 방지하도록 기능한다.
더욱이, 비록 (Ba, Sr)TiO3막이 본 실시예에서 캐패시터 유전체막으로 채용될 지라도, SrTiO3, BaTi03, CaTi03, PbTi03, PZT등과 같은 재료가 (Ba, Sr)TiO3대신에 채용될 수 있다.
본 발명은 또한, 캐패시터의 하부전극 대신 상부전극에 적용될 수 있다. 특히, 본 발명은 제19도에 나타낸 DRAM셀 구조의 캐패시터의 상부전극에 적용될 수 있다.
캐패시터 유전체막으로서는 (Ba, Sr)TiO3대신에 SrTi03, BaTi03, CaTi03, 이들 재료의 화합물. PbTi03, PZT등을 채용할 수 있다.
비록 WN이 캐패시터 상부전극으로서 채용되어도, 전극을 위한 또 다른 재료가 본 발명에 채용될 수 있다. 예컨대, W, Mo 또는 Ta와 같은 고융점 금속이나 WNx또는 MoNx와 같은 화합물 도전체 뿐만이 아니라 하부전극으로 이용한 동일한 재료를 채용할 수 있다.
상기 실시예에 있어서, BaxSrl-xTi03막과 같은 유전체 막을 형성한 후, 열처리는 산소를 함유하는 분위기에서 수행된다. 그러나, 본 발명은 이에 한정되지 않고, 열처리는 산소를 포함하지 않은 분위기에서도 수행할 수 있다.
[발명의 효과]
이상 설명한 바와 같이, 본 발명은 고유전체 캐패시터의 전극중 적어도 하나의 준비를 위한 미량의 산소를 함유하는 도전재료를 채용함으로써 저항이 낮고 규화물화로부터 자유로운 캐패시터 전극을 형성할 수 있다. 따라서, 만약 캐패시터 전극이 Si기판 상에 Si플러그 또는 불순물 확산영역과 직접 접촉되면, 확산방지막이 필요없게 되어 저비용으로 고신뢰성의 반도체장치를 제조할 수 있다. 즉, 캐패시터 절연막을 위한 금속산화물을 이용한 캐패시터 구조를 갖춘 반도체장치 및 그 제조방법을 제공할 수 있고, 여기서 확산방지막은 생략할 수 있고, 캐패시터 전극의 규화물화를 방지할 수 있다.
더욱이, 본 발명은 산화물의 형성에서도 도전성을 유지할 수 있는 금속원소 또는 화합물에 의해 구성된 캐패시터 전극과 하지전극 사이의 경계에서 캐패시터와 실리콘의 전극을 구성하는 금속원소로 이루어진 혼합 산화물층을 삽입함으로써 차단금속의 산화로부터 일어나는 접촉저항의 증가를 방지할 수 있는 반도체장치를 제공할 수 있다.

Claims (7)

  1. 반도체 기판과; 이 반도체 기판 상에 형성된 캐패시터를 구비하여 구성되고, 상기 캐패시터가 제1전극과, 제2전극 및, 금속산화물로 형성됨과 더불어 상기 제1전극과 상기 제2전극 사이에 위치된 유전체막을 포함하는 다층으로 형성되며, 상기 제1 및 제2전극중 적어도 하나가 산소를 포함하고, 주기테이블의 제5 및 제6주기중 어느 하나에 속하는 그룹 7A와 그룹 8중 어느 하나로부터 선택된 적어도 하나의 원소에 의해 구성되며, 산소의 함유량이 상기 원소의 산화물의 형태로 존재할 수 있는 이론적 산소량 보다 적은 0.004~5atom%의 범위인 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 산소의 함유량은 0.1~5atom%의 범위인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 그룹 7A와 그룹 8 원소중 한쪽은 적어도 플라티넘, 루테늄, 백금, 레늄, 오스뮴, 이리듐 및, 로듐으로 이루어진 그룹으로부터 선택된 원소중 하나인 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 그룹 7A와 그룹 8 원소중 한쪽은 적어도 루테늄인 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 전극은 산소를 포함하고 직접 상기 반도체 기판의 도전영역과 또는 도전영역 상에 형성된 다층 실리콘층을 통하여 접하는 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 제1전극을 구성하는 도전재료의 산화층은 상기 제1전극과 상기 유전체막 사이에 삽입된 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 반도체 기판 상에 형성된 MOS형 트랜지스터와 상기 캐패시터와의 조합으로 구성된 메모리셀로 이루어진 DRAM장치인 것을 특징으로 하는 반도체장치.
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