KR100488186B1 - 퓨즈 및 안티퓨즈와, 이들의 형성 방법 - Google Patents

퓨즈 및 안티퓨즈와, 이들의 형성 방법 Download PDF

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Abstract

종형 DRAM 내에 반도체 퓨즈 및 반도체 안티퓨즈에 대한 구조물 및 프로세스는 반도체 기판 내부에 형성된 트렌치 개구 내에 퓨즈 및 안티퓨즈를 제공한다. 종형 트랜지스터들이 상기 반도체 기판 내부에 형성된 다른 트렌치 개구들 내부에서도 형성될 수 있다. 퓨즈는 트렌치 개구의 상부 부분 내부에 형성된 반도체 플러그를 포함하며 상기 반도체 플러그를 접촉하는 도전성 리드를 포함한다. 퓨즈는 트렌치 개구의 상부 부분 내부에 형성된 반도체 플러그를 포함하며 상기 반도체 플러그 상에 형성된 도전성 리드를 포함하는데, 적어도 하나의 도전성 리드는 안티퓨즈 유전체에 의해 상기 반도체 플러그로부터 분리된다. 상기 퓨즈 및 안티퓨즈 각각은 종형 DRAM 기술에 따라 종형 트랜지스터들을 동시에 제조하는데 사용되는 일련의 프로세스 작업을 사용하여 또한 제조될 수 있다.

Description

퓨즈 및 안티퓨즈와, 이들의 형성 방법{STRUCTURE AND PROCESS FOR SEMICONDUCTOR FUSES AND ANTIFUSES IN VERTICAL DRAMS}
본 발명은 전반적으로 집적 회로에 관한 것이다. 특히, 본 발명은 집적 회로 디바이스 내에 퓨즈 및 안티퓨즈(antifuses)를 제공하는 장치 및 방법에 관한 것이다.
집적 회로 제조시에, 어레이로부터 특정 회로를 선택하는 것이 바람직하다. 가령, 여분의 병렬 회로가 형성되고, 하나의 회로를 테스트하여 그것이 적절하게 동작하는지를 검증한 한후에, 다른 병렬 회로는 제거된다. 마찬가지로, 다른 회로 요소로부터 통상적으로 분리되는 병렬 회로가 필요하다면 부가된다. 원하지 않는 회로를 제거하는데 현재 사용되는 다른 방법은 회로 내에 통상적으로는 폐쇄된 프그램가능한 퓨즈 요소를 형성하고 이어서 선택되지 않는 회로를 개방하기 위한 에너지로 퓨즈 요소를 끊는 것이다. 바람직한 회로를 부가하는데 현재 사용되고 있는 방법은 회로 내에 통상적으로 개방된 프로그램가능한 안티퓨즈 요소를 형성하고 이어서 선택되었던 회로를 폐쇄하기 위한 에너지로 안티퓨즈 요소를 끊는 것이다.
여분의 회로 또는 피쳐들이 적절하게 선택되거나 선택되지 않도록 하기 위해서, 다양한 퓨즈 및 안티퓨즈 요소가 통상적인 기술에서 제공된다. 집적 회로 디바이스 내에 형성된 수 많은 통상적인 퓨즈 및 안티퓨즈는 외부에서 집적 회로 내부로의 에너지 인가를 필요로 한다. 레이저와 같은 외부 전력 소스는 일반적으로 바람직하지 못한데, 그 이유는 상기 전력 소스는 특정 회로 피쳐로 방향지워져야 하는 외부의 물리적 에너지 소스의 물리적 인가를 필요로 하며, 그들을 정렬하는 것이 매우 어려우며, 상기 전력 소스는 또한 퓨즈 또는 안티퓨즈 요소가 끊어질 때 오염물을 유발시키기 때문이다. 이로써, 외부 개입으로 인해 인가되는 전력을 요하는 퓨즈 또는 안티퓨즈는 일반적으로 바람직하지 못하다. 이로써, 집적 회로 내부에 제공되며 끊어지도록 전기적으로 프로그램될 수 있는 퓨즈 또는 안티퓨즈가 보다 바람직하다.
오늘날 진보하는 집적 회로 제조 산업에 있어서, 디바이스 피쳐들을 수직으로 집적하는 경향이 있다. 트렌치 개구는 반도체 기판 내에 형성되며 다양한 디바이스들이 상기 트렌치 개구 내부에서 형성될 수 있다. 이들 디바이스들은 기판 내부에서 하위 방향으로 수직으로 집적된다. 이렇게 피쳐가 트렌치 개구 내부로 집적되는 실례는 집적 회로 제조 산업에서 통상적으로 사용되는 트렌치 캐패시터이다. "종형 DRAM" 기술에서 제공되는 다른 피쳐는 트렌치 개구 내에 제공된 종형 트랜지스터이다. 폴리실리콘 또는 다른 반도성 물질이 트렌치 개구 내부에 형성되는 플러그로서 사용되며 트렌지스터 게이트로서 기능한다. 진보된 집적 방식에서는, 단일 트렌치 개구가 특정 트렌치 개구의 하부 내에 형성된 트랜치 캐패시터 및 동일한 개구 내에서 상기 트렌치 캐패시터와 분리되어 그 위에 형성되는 종형 트렌치 트랜지스터를 포함한다. 그러므로, 퓨즈 및 안티퓨즈를 형성하는 것을 종형 DRAM 프로세싱 기술 내부로 포함시키는 것이 유리하다. 이로써, 본 발명의 목적은 퓨즈 및 안티퓨즈 구조물을 종형 DRAM 프로세싱 기술로 통합시키는 방법 및 구조물을 제공하는 것이다.
발명의 개요
이러한 목적 및 다른 목적을 성취하기 위해, 본 발명은 트렌치 구조물 내부에 형성되고 종형 DRAM 프로세스 기술을 사용하여 종형 트렌치 트랜지스터들을 동시에 형성하는데 사용되는 프로세스 방식을 사용하여 형성되는 반도체 퓨즈 및 안티퓨즈를 제공한다.
퓨즈 요소는 트렌치 개구의 상부 부분 내부에 형성되는 폴리실리콘 또는 다른 반도체 물질의 플러그를 포함하며, 상기 퓨즈 요소는 상기 플러그의 상부 표면에 접속되는 두 개의 도전성 리드를 포함한다. 상기 리드 양단에 인가되는 사전결정된 전압에 의해, 폴리실리콘 또는 다른 반도체 물질이 끊어져서 비도전성이 된다. 이러한 방식으로 회로가 개방된다.
안티퓨즈 요소에서는, 실리콘 질화물과 같은 유전체 박층이 안티퓨즈 요소로서 기능한다. 안티퓨즈 요소에서는, 퓨즈에서처럼, 트렌치 개구의 상부 부분 내부에 형성되는 폴리실리콘 또는 다른 반도체 물질의 플러그는 제 1 리드에 접속되고 유전체 안티퓨즈 요소에 의해 제 2 리드로부터 분리된다. 상기 리드 양단에서 인가되는 사전결정된 전압에 의해, 상기 안티퓨즈 유전체 요소는 끊어지며 이로써 그 위에서 형성된 도전성 리드가 그 아래에 형성된 폴리실로콘 또는 다른 반도체 물질로 형성된 플러그에 접속된다. 이러한 방식으로, 회로가 폐쇄된다.
본 발명은 또한 퓨즈 및 안티퓨즈 구조물을 형성하는 방법을 제공한다. 본 방법은 기판 내부에 형성된 다른 트렌치 개구 내에 종형 트렌치 트랜지스터들을 동시에 형성하는데 사용되는 일련의 프로세스 작업을 사용한다. 몇몇 트렌치 개구 내부에 형성된 종형 트랜지스터에 대해 게이트 전극으로서 기능하는 폴리실리콘 또는 다른 반도체 물질은 또한 퓨즈 구조물의 경우에는 퓨즈 요소를 형성하고 안티퓨즈 구조물의 경우에는 유전체 안티퓨즈 요소와 접촉하는 플러그를 형성하는데 사용된다.
전술한 일반적인 서술 사항 및 다음의 상세한 설명은 본 발명을 예시적으로 설명하기 위한 것이지 한정하기 위한 것이 아니다.
본 발명은 첨부 도면을 참조하는 다음의 상세한 설명으로부터 완전하게 이해될 것이다. 통상적인 관행에 따라, 도면의 다양한 피쳐들은 실제 축척대로 도시되지 않는다. 이와 달리, 다양한 피쳐들의 크기는 명료성을 위해 임의로 축소되거나 확대될 수 있다.
도 1은 본 발명의 퓨즈 또는 안티퓨즈 구조물이 그 상부에 포함된 구조물의 제 1 예시적인 실시예의 단면도,
도 2는 본 발명의 퓨즈 또는 안티퓨즈 구조물이 그 상부에 포함된 구조물의 제 2 예시적인 실시예의 단면도,
도 3은 본 발명의 퓨즈 또는 안티퓨즈 구조물이 그 상부에 포함된 구조물의 제 3 예시적인 실시예의 단면도,
도 4 내지 도 9는 본 발명에 따라 안티퓨즈를 형성하는데 사용되는 일련의 프로세스를 설명하는 단면도,
도 4는 트렌치 개구 내부에 형성된 반도체 물질의 플러그를 도시한 도면,
도 5는 유전체 막 및 도전성 폴리실리콘 막이 부가된 후의 도 4의 구조물의 도면,
도 6은 상기 부가된 막의 일부가 제 1 예시적인 실시예에 따라 제거된 후의 도 5의 구조물의 도면,
도 6a는 상기 부가된 막의 일부가 제 2 예시적인 실시예에 따라 제거된 후의 도 5의 구조물의 도면,
도 7은 이중 막이 부가된 후의 도 6의 구조물의 도면,
도 8은 도 7에서 부가된 이중 막의 일부가 제 1 예시적인 실시예에 따라 제거된 후의 도 7의 구조물의 도면,
도 8a는 도 6a에서 도시된 구조물에 이중 막이 부가되고 이후에 패터닝되는 제 2 예시적인 실시예를 도시한 도면,
도 9는 절연 물질이 부가된 후의 도 8의 구조물의 도면,
도 10은 도 9에서 도시된 안티퓨즈 구조물의 도면,
도 11 내지 도 13은 본 발명에 따라 퓨즈 구조물을 형성하는데 사용되는 일련의 프로세스 작업을 설명하는 단면도,
도 11은 기판 내부의 트렌치 개구 내부에 형성된 반도체 물질의 플러그 상에 형성된 도전성 막 및 절연 막을 도시한 도면,
도 12는 두 개의 막의 일부가 제거된 후의 도 11의 구조물의 도면,
도 13은 절연 물질이 부가된 후의 도 12의 구조물의 도면,
도 14는 도 13에서 도시된 퓨즈 구조물의 도면.
본 발명의 퓨즈 및 안티퓨즈 구조물은 다양한 하위구조물 상으로 제조될 수 있다. 상기 하위구조물의 실례는 도 1 내지 도 3에서 도시된다. 다양한 실시예에서 일관적인 특징은 각 실시예들이 반도체 기판 내부에 형성된 트렌치 개구의 상부 부분을 충진하는 폴리실리콘과 같은 반도체 플러그를 포함한다라는 것이다. 상기 반도체 물질의 플러그는 기판 및 트렌치 개구 내에 포함되는 하부에 존재하는 구조물들로부터 횡적으로 분리된다.
트렌치 개구의 상부 부분을 충진하는 반도체 물질의 플러그는 퓨즈 구조물 또는 안티퓨즈 구조물의 부분으로서 사용될 수 있다. 퓨즈 구조물의 경우에, 두 개의 도전성 리드가 반도체 물질로 된 플러그의 상부 표면에 접속된다. 안티퓨즈 구조물의 경우에, 도전성 리드는 상기 반도체 물질로 된 플러그의 상부 표면 상에 형성되며, 상기 리드 중 적어도 하나는 안티퓨즈로서 기능하는 유전체 박막에 의해 플러그로부터 전기적으로 분리된다. 상기 유전체 박막은 기계적으로 침식되거나 또는 끊어지며, 이로서 상기 두 개의 리드는 반도체 물질로 된 플러그를 통해 서로 접속된다. 이러반 방식으로, 안티퓨즈 유전체 막은 파괴된다.
종래 기술에서 알려진 바처럼, 퓨즈 요소의 단자 양단에 인가된 사전결정된 전압 또는 에너지에 의해 퓨즈는 끊어진다. 본 발명에 따라, 사전결정된 전압 또는 에너지가 퓨즈 양단에 인가될 때, 트렌치 내부에 형성된 반도체 물질의 플러그는 파열되거나 녹아버리며 이로써 두 단자 간의 접속이 끊어진다. 퓨즈의 특징, 크기, 물성은 퓨즈를 끊는데 사용될 사전결정된 전압 또는 에너지 및 반도체 디바이스의 동작 특성들에 따라 선택된다.
안티퓨즈의 경우도 마찬가지로, 그의 특징, 크기, 물성은 안티퓨즈 요소로서 기능하는 유전체 박막이 안티퓨즈 단자 양단에 인가되는 사전결정된 전압에 의해 끊어지지만 상기 안티퓨즈가 포함된 디바이스의 정상적인 동작 동안에는 끊어지지 않도록 선택된다. 안티퓨즈 유전체 박막이 끊어질때, 상기 안티퓨즈 박막은 기계적 결함을 가지며 이로써 상기 유전체 박막 아래에 형성된 반도체 물질의 플러그와 상기 유전체 박막 상에 형성된 도전성 물질 간의 전기적 접촉이 생성된다.
도 1은 본 발명에 따른, 퓨즈 또는 안티퓨즈가 그 상에 형성된 하위구조물의 예시적인 실시예를 도시한다. 도 1은 반도체 기판(2) 내부에 형성된 트렌치 개구(10)를 도시한다. 반도체 기판(2)은 반도체 제조 산업에서 통상적으로 사용되는 실리콘 웨이퍼와 같은 통상적인 반도체 기판이며, 다른 기판이 사용될 수도 있다. 도 1에 도시된 예시적인 실시예에서, 기판(2)의 상부 부분(4)은 N+ 도핑된 활성 구역이다. 기판(2)의 상부 표면(14) 상에 형성된 산화물 막(6)은 트렌치 상부 산화물(TT0) 막(6)으로 지칭된다. 바람직한 실시예에서, 상기 TTO 막(6)은 실리콘 이산화물 막이지만, 다른 유전체 막이 다른 실시예에서 사용될 수 있다. TTO 막(6)은 종래 기술에서 사용되는 두께와 같은 통상적으로 두께로 형성된다. 다양한 예시적인 실시예에서, 상기 TTO 막(6)은 10-100 나노미터 범위의 두께를 갖는다. 트렌치 개구(10)는 TTO 막(6)의 상부 표면(8)으로부터 하위 방향으로 기판(2) 내부로 연장된다. 트렌치 개구의 깊이(28) 및 폭(30)의 크기는 다양한 예시적인 실시예에 따라 변한다. 깊이(28)는 다양한 예시적인 실시예에 따라 5-10 마이크론 범위 내에 존재하며, 폭(30)은 다양한 예시적인 실시예에 따라 0.07-4.0 마이크론 범위 내에 존재한다.
도 1에 도시된 하위구조물의 예시적인 실시예에서, 트렌치 개구의 하부 부분은 절연층(26)에 의해 주변의 기판으로부터 절연되는 반도체 물질(16)로 충진된다. 예시적인 실시예에 따라, 반도체 물질(16)은 트렌치 개패시터의 제 1 전극을 형성하며, 기판(2)의 주변 영역(22)이 제 2 전극을 형성한다. 절연층(26)은 캐패시터 유전체로서 기능한다.
반도체 플러그(18)가 트렌치 개구(10)의 상부 부분을 충진한다. 바람직한 실시예에 따라, 반도체 플러그(18)는 종래 기술에서 통상적으로 사용되는 폴리실리콘(다결정 실리콘) 물질로 형성된다. 반도체 플러그(18)의 상부 표면(12)은 TTO 막(6)의 상부 표면(8)과 반드시 동일 평면으로 존재해야 한다. 도시된 구조물은 트렌치 개구(10)의 상부 부분이 반도체 물질로 충진된 후에 수행되는 폴리싱 단계에 의해 형성되며, 화학 기계적 폴리싱과 같은 폴리싱 작업은 표면을 실질적으로 평탄화하기 위해 수행된다. 반도체 플러그(18)는 트렌치 개구 내부에 형성된 절연 세그먼트(32)에 의해 그 바로 아래 부분으로부터 분리된다. 상기 절연 세그먼트(32)는 TTO 막(6)의 일부로서 형성될 수 있다. 트렌치 개구(10)는 또한 측벽(24)을 가지며, 반도체 물질(18)은 기판 내부에 형성되어 트렌치 개구를 둘러싸는 기둥형 산화물 막(20)에 의해 기판(2)으로부터 횡적으로 분리된다. 상기 기둥형 산화물 막(20)은 통상적인 방법을 사용하여 형성되며 그 내부로 반도체 물질(18)이 부가되는 트렌치 개구(10)의 측벽(24)을 형성한다. 바람직한 실시예에 따라, 상기 기둥형 산화물 막(20)은 트렌치 개구(10)의 측벽(24)을 산화시킴으로써 형성되는 실리콘 이산화물이다. 상기 기둥형 산화물 막(20)은 5 내지 50nm의 두께를 갖는다.
도 2는 퓨즈 또는 안티퓨즈 구조물이 그 상에 형성될 수 있는 하위구조물의 다른 예시적인 실시예를 도시한다. 도 2에 도시된 실시예는 트렌치 개구(10)의 경계를 정하는 유전체 분리 트렌치(34)를 포함한다는 점에서 도 1에 도시된 구조물과 상이하다. 도 1에 도시된 바처럼, 반도체 플러그(18)는 트렌치 개구(10)의 상부 부분을 충진한다.
도 1 및 도 2에 도시된 예시적인 실시예들은 단지 예시적일 뿐이다. 본 발명의 퓨즈 및 안티퓨즈 구조물은, 트렌치 개구의 상부 부분 내부에 형성되고 횡적으로는 기판으로부터 그리고 바로 아래 방향으로는 트렌치 개구 내부에 형성된 임의의 다른 피쳐로부터 절연되는 반도체 물질의 플러그를 사용함으로써 종형 DRAM 프로세스 기술에 통합될 수 있다. 도 1 및 도 2에 도시된 반도체 플러그(18)는 각 플러그의 실례이다. 이하에 도시되고 기술될 바처럼, 플러그의 상부 표면 상에 이중 리드를 형성함으로써, 상기와 같은 플러그를 사용하여 퓨즈 또는 안티퓨즈가 형성될 수 있다.
본 발명의 장점은 트렌치 개구를 충진하는 상부 반도체 플러그를 사용하는 퓨즈 구조물 또는 안티퓨즈 구조물이 도 3에 도시된 바와 같은 깊은 트렌치 캐패시터/종형 트렌치 트랜지스터를 형성하는데 사용되는 일련의 프로세스 작업과 동일한 일련의 프로세스 작업을 사용하여 형성될 수 있다는 것이다. 도 3에 도시된 트렌치 개구(3)는 종형 트랜지스터의 게이트를 형성하는 상부 반도체 플러그(18)를 포함한다. 본 발명에 따라, 도 3에 도시된 종형 트랜지스터의 게이트를 형성하는 반도체 플러그(18)는 단일 막으로부터 형성될 수 있으며, 상기 단일 막의 나머지 부분은 퓨즈 또는 안티퓨즈를 형성하는데 사용될 수 있는, 다른 트렌치 개구 내의 플러그를 형성한다.
도 3에서, 얕은 N 웰 영역(36)이 트렌치 개구(10) 내에 형성된 반도체 플러그(18)를 둘러싼다. 게이트 산화물 막(도시되지 않음)은 상기 N 웰 영역(36)과 반도체 플러그(18) 간에 형성된다. 도 1 및 도 2에서처럼, TTO 막(6)의 세그먼트(32)는 반도체 플러그(18)를 그 하부에 존재하는 캐패시터로부터 분리시킨다. 상기 캐패시터는 도 1에서 기술된 바와 같은 피쳐를 포함한다. 또한, 매립된 스트랩(buried strap)(38)이 제공되어 캐패시터 전극을 형성하는 반도체 물질(16)을 얕은 N 웰 영역(36)에 접속시킨다.
다른 실시예에 따라, 도 3에 도시된 구조물은 퓨즈 또는 안티퓨즈 구조물이 그 상에 형성될 수 있는 하위구조물로서 사용될 수 있다.
안티퓨즈 실시예
도 4 내지 도 9는 다양한 예시적인 실시예에 따른 안티퓨즈 구조물을 형성하는데 사용되는 일련의 프로세스 작업을 도시한다. 단순화를 위해, 트렌치 개구 내부에 형성된 하위구조물의 오직 상부 부분만이 도시된다. 상술한 바처럼, 트렌치 개구는 트렌치 개구의 하부 부분 내에 포함될 수 있으며/있거나 트렌치 개구를 둘러싸는 다양한 다른 피쳐를 포함한다.
도 4에서, 반도체 기판(102)은 반도체 제조 산업에서 통상적으로 사용되는 실리콘 웨이퍼와 같은 통상적인 반도체 기판이다. 다른 기판이 사용될 수도 있다. 도 1에서 기술된 바와 같은 TTO 막이 될 수 있는 유전체 막(104)이 상기 반도체 기판(102) 상에 형성된다. 트렌치(110)는 유전체 막(104)의 상부 표면(106)으로부터 하위 방향으로 연장된다. 유전체 막(104)이 TTO 막이 되는 예시적인 실시예에 따라, 유전체 막(104)은 10-100 나노미터(nm) 범위의 두께(118)를 포함한다. 트렌치 개구(110) 내부의 반도체 물질(108)은 트렌치(110)의 상부 부분 내부에 형성되며 유전체 막(104)의 세그먼트일 수 있는 절연층(114)에 의해 트렌치 개구(110) 내부에서 상기 반도체 플러그(108) 바로 아래에 형성되는 반도체 물질(115)과 같은 피쳐로부터 절연된다. 트렌치 개구(110)는 폭(112)을 포함한다. 트렌치 개구(110)의 폭(112)은 다양한 예시적인 실시예에 따라 0.07-4.0 나노미터 범위 내에서 변한다.
바람직한 실시예에 따라, 반도체 플러그(108)는 폴리실리콘 물질이다. 다른 예시적인 실시예에 따라, 폴리실리콘 이외의 다른 반도체 물질이 사용될 수 있다. 폴리실리콘 물질이 반도체 플러그(18)로서 사용되는 다양한 예시적인 실시예에 따라, 폴리실리콘 물질은 필요한 바와 같이 도핑될 수 있다. 다양한 방법이 도 4에 도시된 구조물을 형성하는데 사용될 수 있다. 예시적인 실시예에 따라, 하위구조물이 트렌치 개구(110) 내부에 형성되며, 절연층(114) 상의 트렌치 개구의 부분은 비어있다. 반도체 물질이 유전체 막(104)의 상부 표면(106) 상에 형성되어 트렌치 개구(110)의 상부 (비어 있는) 부분을 충진한다. CMP와 같은 폴리싱 작업이 수행되어 구조물을 평탄화하며 유전체 막(104)의 상부 표면(106)과 실질적으로 동일 평면에 위치하는 상부 표면(116)을 포함하는 반도체 플러그(108)를 생성한다.
절연층(114)에 의해 그 아래부분으로부터 절연되는 것 이외에, 반도체 플러그(108)는 또한 횡적으로는 도 1에 도시된 기둥형 산화물 막(20)과 같은 절연 물질에 의해 반도체 기판(102)으로부터 절연된다. 명료성과 단순성을 위해, 이렇게 횡적으로 절연하는 물질은 도 4 내지 도 9에 도시되지 않는다.
도 5에서, 안티퓨즈 유전체 막(120)이 유전체 막(104)의 상부 표면(106)과 반도체 플러그(108)의 상부 표면(116)을 포함하는 도 4에 도시된 구조물의 상부 표면 상에 형성된다. 바람직한 실시예에 따라, 안티퓨즈 유전체 막(120)은 실리콘 질화물 막이다. 바람직한 실시예의 실리콘 질화물 막은 화학량론적 실리콘 질화물 막 Si3N4이거나, 실리콘과 질화물의 비화학량론적 조합물일 수 있다. 다양한 다른 예시적인 실시예에 따라, 안티퓨즈 유전체 막(120)은 실리콘 옥시질화물(SiOxNy) 막, 또는 비소, 붕소 도핑된 산화물 또는 비정질 Al2O 3, 또는 비정질 탄소 및 수소 함유 비정질 탄소와 같은 유전체 물질로 된 다른 유전체 박막이 될 수 있다. 다양한 예시적인 실시예에 따라, 상기 안티퓨즈 유전체 막(120)의 두께(122)는 3-20 nm 범위에서 변하지만, 다른 두께가 사용될 수도 있다.
게이트 도전체 폴리실리콘(GC 폴리) 막(124)이 안티퓨즈 유전체 막(120) 상에 형성된다. GC 폴리 막(124)은 양호한 도전성을 제공하도록 충분하게 도핑된 폴리실리콘 막이다. 다양한 도펀트 불순물이 통상적인 방법을 사용하여 GC 폴리 막(124)을 도핑하는데 사용될 수 있다. GC 폴리 막(124)은 다양한 예시적인 실시예에 따라 5 내지 200 나노미터 범위의 두께를 갖는다. 안티퓨즈 유전체 막(120) 및 GC 폴리 막(124)이 결합되어 제 1 복합층(128)을 형성한다.
본 발명의 장점은 도 4 내지 도 9에서 도시된 안티퓨즈 디바이스를 형성하는 일련의 프로세스가 다른 트렌치 개구들 내에 다른 구조물들을 동시에 형성하는데 또한 사용될 수 있다는 점이다. 가령, 도 2에서 도시된 트렌치를 둘러싸는 얕은 N 웰 영역을 포함하는 다른 트렌치 개구(도시되지 않음)에 있어서, 도 4에 도시된 반도체 플러그(108)를 형성하는데 사용된 물질이 상기 다른 트렌치 개구 내부에 형성되는 종형 트랜지스터의 게이트를 형성하는데에도 사용될 수 있다.
도 6에서, 최초의 제 1 복합층(128)의 일부분은 제거된다. 통상적인 패터닝 및 에칭 기술이 사용되어 도 6에 도시된 구조물을 생성한다. 예시적인 실시예에 따라, 광감지 마스킹 물질이 상기 제 1 복합층(128)의 제 1 세그먼트(130) 상에 형성되며, 이어서 에칭 단계가 수행되어 GC 폴리 막(124)의 노출된 부분이 제거되고, 다음에 안티퓨즈 유전체 막(120)의 노출된 부분이 제거된다. 제 1 복합층(128)의 제 1 세그먼트(130)는 제 1 리드를 형성하거나 안티퓨즈 구조물의 단자가 형성된다. 제 1 복합막(128)의 제 1 세그먼트(30)는 중첩 거리(132) 만큼 반도체 플러그(108)와 중첩한다. 상기 중첩 거리(132)는 다양한 예시적인 실시예에 따라 0.035 내지 40 마이크론 범위에서 변한다. 바람직한 실시예에 따라, 상기 중첩 거리(132)는 사용된 패터닝 및 에칭 기술을 사용하여 생성될 수 있는 최소 피쳐 크기의 반 배 내지 10 배에 이른다.
도 6a는 패터닝 후에 제 1 복합층(128)의 두 개의 세그먼트가 잔여하는 다른 실시예를 도시한다. 도 6a에 도시된 실시예에서, 제 1 복합층(128)의 제 2 세그먼트(134)는 반도체 플러그(108)의 상부 표면(116)의 일부 상에 형성된다. 제 1 복합층(128)의 제 2 세그먼트(134)는 도 6에 도시된 중첩 거리(132)와 동일한 크기가 되는 중첩 거리(136) 만큼 반도체 플러그(108)와 중첩한다. 안티퓨즈 유전체 막(120)의 두 개의 상이한 세그먼트가 포함되기 때문에, 도 6a에 도시된 구조물로부터 형성되는 예시적인 안티퓨즈 구조물은 두 개의 안티퓨즈 요소를 포함한다. 안티퓨즈 유전체 막(120)의 각 세그먼트는 안티퓨즈에서 개방 상태를 생성한다. 갭 간격(140)은 예시적인 실시예에 따라 약 0.12 마이크론이며, 이와 달리 안티퓨즈 구조물의 다른 물리적 수치에 따라 0.1 내지 1.0 마이크론의 다른 갭 간격이 사용될 수 있다. 가령, 갭 간격(140)은 중첩 거리(132,136) 및 트렌치 폭(112)을 고려하여 선택될 수 있다.
도 7은 도전체 막(142) 및 캡 막(146)이 순서대로 추가된 후의 도 6에 도시된 구조물을 도시한다. 다양한 예시적인 실시예에 따라, 도전체 막(142)은 강하게 도핑된 도전성 폴리실리콘 물질, 구리, 티타늄, 텅스텐 또는 다양한 다른 도전성 실리사이드 또는 살리사이드(salicide)로 형성된 막일 수 있다. 다른 예시적인 실시예에서, 도전체 막(142)은 알루미늄이다. 도전체 막(142)은 낮은 시트 저항을 가져서 높은 도전도를 갖도록 선택된다. 도전체 막(142)의 두께(144)는 다양한 예시적인 실시예에 따라 5 내지 200 nm 범위에서 변한다. 이와 달리, 다른 두께가 사용될 수도 있다. 도전체 막(142)은 통상적인 방법을 사용하여 형성된다. 도전체 막(142) 상에, 캡 막(146)이 형성된다. 예시적인 실시예에 따라, 상기 캡 막(146)은 실리콘 질화물로 형성되지만, 다른 절연 물질이 사용될 수도 있다. 캡 막(146)의 두께(148)는 다양한 예시적인 실시예에 따라 100-500 nm 범위에서 변한다. 막(142,144)이 도시된 바처럼 형성된 후에, 포토리소그래피 패턴이 마스킹 막 및 통상적인 방법을 통해 형성된다. 이어서, 도전체 막(142) 및 캡 막(146)을 포함하는 복합막의 일부는 통상적인 에칭 방법을 통해서 제거된다.
도 8은 캡 막(146) 및 도전체 막(142)의 일부를 제거하기 위해 에칭 단계가 수행된 후의 구조물을 도시한다. 이 구조물은 두 개의 대향하는 세그먼트(130,131)를 포함한다. 제 1 세그먼트(130)는 제 1 복합층(128), 도전체 막(142), 캡 막(146)의 부분을 포함한다. 도시되지 않은 다른 실시예에 따라, 상기 제 1 세그먼트(130)의 막(128,142,146)의 에지(147)는 동일 선상에 존재하지 않으며 막(142,146)이 도 8에서 도시된 바처럼 우측으로 근소하게 리세스(recess)되어 있는 "언더랩(underlap)" 영역이 존재하게 되고 이로써 상부에서 노출되는 제 1 복합막(128)의 립(lip)(도시되지 않음)이 생성된다. 대향하는 세그먼트(130,131) 간에 존재하는 갭 간격(140)은 도 6a에서 기술된 바와 같다. 제 1 세그먼트(130) 및 제 2 세그먼트(131) 각각은 반도체 기판(102) 상에서 추가적으로 연장되어 다른 회로 피쳐와의 전기적 접속을 제공한다.
제 1 세그먼트(130)의 도전성 부분은 유전체 막(120)에 의해 반도체 플러그(108)로부터 절연된다. 이에 비해, 제 2 세그먼트(131)는 도전체 플러그(108)의 상부 표면(116)과 직접적으로 접촉하는 도전체 막(142)을 포함한다. 이로써, 제 2 세그먼트(131)은 도전성 플러그(108)에 전기적으로 접속된다. 이로써, 도 8에 도시된 구조물은 안티퓨즈를 형성하며, 안티퓨즈 구조물의 리드 또는 단자로서 고려될 수 있는 세그먼트(130,131)는 안티퓨즈 유전체 막(120)에 의해 서로 간에 절연된다. 사용된 에칭 프로세스, 에칭 프로세스의 선택도, 단부 결정의 정확성에 따라, 반도체 플러그(108)의 상부 표면(116)은 노출된 구역에서 리세스되어 점선으로 도시된 바와 같은 리세스된 영역(150)이 형성된다. 제 2 세그먼트(131)의 중첩 거리(148)는 도 6 및 도 6a에서의 중첩 거리(132,136)와 동일한 크기를 갖는다.
도 8a는 안티퓨즈 구조물의 다른 실시예를 도시한다. 도 8a에서 도시된 구조물은 두 개의 안티퓨즈 구조물을 가지기 때문에 도 8에서 도시된 구조물과 상이하다. 도 8a에서 도시된 예시적인 구조물은 도 6a에서 도시된 구조물을 사용하고 이어서 이 구조물 상에 도전체 막(142)과 캡 막(146)을 형성하고 다음에 통상적인 방법에 의해 패터닝을 함으로써 제조될 수 있다. 도 8a에서 도시된 안티퓨즈 구조물은 안티퓨즈 구조물의 리드 또는 단자로서 고려될 수 있는 제 1 세그먼트(130) 및 제 2 세그먼트(134)를 포함하며, 상기 세그먼트(130,134) 각각은 세그먼트(130,134)의 도전성 부분을 반도체 플러그(108)의 상부 표면(116)으로부터 절연시키는 안티퓨즈 유전체 막(120)에 의해 반도체 플러그(108)로부터 분리된다.
도 9는 반도체 플러그(108)의 노출된 상부 표면(116) 상부 및 세그먼트(130,131) 상부를 포함하는 구조물의 상부 상에 절연 물질(152)이 형성된 후의 도 8의 안티퓨즈 구조물을 도시한다. 도 9에 도시된 안티퓨즈 구조물은 안티퓨즈 구조물의 리드 또는 단자로서 기능하는 서로 대향하는 세그먼트(130,131)를 포함한다. 안티퓨즈 유전체 층(120) 및 안티퓨즈 유전체 막(104)으로 인해, 세그먼트(130,131)로 도시된 단자들이 서로 전기적으로 절연된다. 구조물을 형성하는데 사용되는 물질의 전기적 특성 및 물리적 특성과, 안티퓨즈 유전체 층(120)의 두께 및 중첩 거리(132)와 같은 크기는, 안티퓨즈가 포함된 집적 회로의 동작 특성 및 안티퓨즈를 끊기 위해 세그먼트(단자)(130,131) 양단에 인가되는 사전결정된 전압을 고려하여 선택된다.
사전결정된 전압이 단자(130,131) 양단에 인가될 때, 안티퓨즈 유전체 막(120)은 물리적 결함을 가지게 되고 이로써 안티퓨즈 유전체 막(120) 상에 형성된 제 1 세그먼트(130)의 도전성 부분이 상부 표면(116)을 통해 반도체 플러그(108)과 물리적으로 접촉하고 전기적으로 접속되게 된다. 이러한 방식으로, 사전결정된 전압이 인가되어 도시된 안티퓨즈 구조물을 끊고 세그먼트 또는 단자(130,131)를 포함하는 회로를 폐쇄한다. 안티퓨즈가 끊어지는 사전결정된 전압은 이 사전결정된 전압이 인가될 때 오직 안티퓨즈만이 끊어지도록 보장하는 반도체 디바이스의 다양한 동작 전압에 의해 결정된다.
상기 원리 및 고려 사항들은 도 8a에 도시된 안티퓨즈 구조물에도 적용되며, 도 8a에 도시된 안티퓨즈 구조물은 안티퓨즈 단자 양단에 인가되는 사전결정된 전압에 의해 끊어져야만 하는 안티퓨즈 유전체 층(120)의 두 개의 부분을 포함한다.
도 10은 도 9에 도시된 바와 같은 안티퓨즈 구조물의 예시적인 실시예의 평면도이다. 충진된 트렌치 개구(110)는 반도체 기판 내에서 형성되어 유전체 막(104)의 상부 표면(106)으로부터 하위 방향으로 연장된다(도 9 참조). 상기 상부 표면(106) 및 반도체 플러그(108)의 상부 표면(116)(도 9 참조) 상에, 세그먼트(130,131)가 형성된다. 안티퓨즈의 단자로서 고려될 수 있는 도전성 세그먼트(130,131)는 갭 간격(140)만큼 서로 간에 분리된다. 세그먼트(130,131)는 각기 중첩 거리(132,148) 만큼 트렌치 개구(110)와 중첩한다.
퓨즈 실시예
도 11 내지 도 13은 본 발명에 따른 퓨즈 구조물의 예시적인 실시예를 형성하는데 사용되는 일련의 프로세스 작업을 도시한다. 도 11은 반도체 기판(102) 내에 형성된 트렌치 개구(110)를 도시한다. 트렌치 개구(110) 내부에서, 반도체 플러그(108)는 트렌치 개구(110)의 상부 부분을 충진하며 상기 플러그는 상부 표면(116)을 포함한다. 도면 전체에서, 유사한 참조 부호는 유사한 구성 요소를 가르킨다. 도 11에서 도시된 다른 피쳐들은 이전 도면을 참조하여 기술된 바와 같다. 유전체 막(104)의 상부 표면(106) 및 반도체 플러그(108)의 상부 표면(116) 상에, 도전체 막(242)이 형성된다. 캡 막(246)은 도전체 막(242) 상에 형성된다. 도전체 막(242) 및 캡 막(246) 각각은 통상적인 방법을 사용하여 형성된다. 도전체 막(242)의 두께(244)는 다양한 예시적인 실시예에 따라 5 내지 200 nm 범위 내에서 변한다. 도전체 막(242)은 낮은 시트 저항을 가지도록 선택되며, 폴리실리콘, 텅스텐, 알루미늄, 코발트 또른 다른 도전성 실리사이드 또는 살리사이드 물질로 형성될 수 있다. 캡 막(246)의 두께(248)는 100-500nm 내에서 변한다. 캡 막(246)은 실리콘 질화물 또는 다른 유전체 물질로 형성될 수 있다.
반도체 플러그(108)는 절연층(114)에 의해 그 아래 부분으로부터 절연되는 것 이외에, 횡적으로는 도 1에 도시된 기둥형 산화물 막(20)과 같은 절연 물질에 의해 반도체 기판(102)으로부터 절연된다. 명료성과 단순성을 위해서, 이렇게 횡적으로 절연하는 물질은 도 11 내지 도 13에서 도시되지 않는다.
도 12에서, 마스킹 막을 사용하여 통상적인 패터닝 및 에칭 단계가 수행되어 도 12에서 도시된 구조물이 형성된다. 캡 막(246) 및 도전체 막(242)의 각각의 일부는 반도체 플러그(108)의 상부 표면(116)으로부터 제거된다. 이로써, 복합 막 세그먼트(254,252)이 생성되며 상기 세그먼트는 각각 도전성 막을 포함하며 퓨즈 구조물의 서로 대향하는 리드 또는 단자로서 고려될 수 있다. 상기 복합 막 세그먼트(254,252) 각각은 반도체 플러그(108)의 상부 표면(116)의 일부와 접촉한다. 제 1 복합 막 세그먼트(254)는 제 1 중첩 거리(236) 만큼 반도체 플러그(108)의 상부 표면(116)과 중첩하며 제 2 복합 막 세그먼트(252)는 제 2 중첩 거리(232) 만큼 반도체 플러그(108)의 상부 표면(116)과 중첩한다. 상기 제 1 및 제 2 복합 막 세그먼트(252,254) 각각은 반도체 기판(102) 상에서 추가적으로 연장되어 다른 회로 피쳐와의 전기적 접속을 제공한다.
상기 제 1 및 제 2 복합 막 세그먼트(252,254) 각각은 반도체 플러그(108)와 물리적으로 접촉하고 전기적으로 접속된다. 상기 중첩 거리(236,232) 각각은 다양한 예시적인 실시예에 따라 변할 수 있으며 가용한 기술에 따라 생성되는 최소 피쳐 크기를 고려하여 결정될 것이다. 예시적인 실시예에서, 중첩 거리(232,236) 각각은 성취될 수 있는 최소 피쳐 크기의 반 배 내지 10 배 범위 내에 존재하며, 0.035 내지 40 마이크론 범위에 존재한다. 안티퓨즈 구조물 실시예에서 기술된 바처럼, 반도체 플러그(108)의 상부 표면(116) 상의 막(246,242)의 일부를 제거하기 위해 사용되는 에칭 프로세스는, 과잉에칭이 발생하여 (점선으로 표시된) 비어 있는 영역(250)이 상부 표면(116)으로부터 하위 방향으로 반도체 플러그(108) 내부로 연장되도록 수행된다.
도 13에서, 복합 막 세그먼트(254,252) 간에 형성된 충진 갭(238)을 포함하는 절연 물질(262)이 도 12에 도시된 구조물 상에 형성된다. 절연 물질(262)은 통상적인 기술에 따라 질화물, 산화물 또는 옥시질화물과 같은 통상적인 절연 물질이다. 절연 물질(262)은 반도체 플러그(108)의 상부 표면(116) 및 세그먼트(254,252)를 피복한다. 도 13에 도시된 퓨즈 구조물은 도전성, 복합 막 세그먼트(252,254)를 포함하며, 각각의 세그먼트는 트렌치 개구(110) 내에 형성된 반도체 플러그(108)와 물리적으로 접촉하며 전기적으로 접속된다. 갭 간격(240)은 예시적인 실시예에 따라 0.12 마이크론의 차수 정도 될 수 있으나, 퓨즈 구조물의 다른 물리적 크기에 따라 0.1 내지 1.0 마이크론 범위에 존재하는 다른 갭 간격이 사용될 수도 있다. 상기 중첩 거리, 갭 간격, 사용된 물질, 사용된 물질의 전기적 특성 및 물리적 특성은 퓨즈 구조물이 포함되는 집적 회로의 바람직한 동작 특성을 고려하여 선택된다.
상기 복합 막 세그먼트(252,254)는 퓨즈 요소의 리드 또는 단자로 고려될 수 있다. 사전결정된 전압이 단자(252,254) 양단에 인가될 때, 도전성 플러그(108)인 퓨즈 요소를 통해 전류가 한 단자에서 다른 단자로 흐르게 된다. 단자(252,254) 양단에 인가되는 사전결정된 전압에 의해, 퓨즈 요소(108)는 끊어진다. 즉, 퓨즈 요소는 녹거나 파열거나 물리적 결함이 발생하여 도전성 세그먼트(단자)(252,254)는 서로 간에 더 이상 전기적으로 접속되지 않는다. 이로써, 회로가 개방된다. 퓨즈 요소가 끊어지는 사전결정된 전압은 이 사전결정된 전압이 인가될 때 오직 퓨즈 요소만이 끊어지도록 보장하는 반도체 디바이스의 다양한 동작 전압에 의해 결정된다.
도 14는 도 13에 도시되고 기술된 퓨즈 구조물의 평면도이다. 도전성 막 세그먼트(단자)(252,254) 각각은 도 11에 도시된 유전체 막(104)과 같은 유전체 막의 상부 표면(106) 바로 아래에 존재하는 반도체 기판 내부로 하위 방향으로 연장되어 형성된 반도체 플러그(도 13 참조)의 상부 표면(116)과 중첩하며 접촉한다. 세그먼트(252,254)는 갭 간격(240) 만큼 분리된다. 세그먼트(252)는 중첩 거리(232) 만큼 폴리실리콘 플러그와 중첩하며 세그먼트(254)는 중첩 거리(236) 만큼 반도체 플러그와 중첩한다.
상술한 상세한 설명은 단지 예시적인 것이지 본 발명에 따라 형성될 수 있는 퓨즈 및 안티퓨즈 구조물의 다양한 실시예를 한정하지는 않는다. 반도체 플러그가 그 내부에 형성된 트렌치 하위구조물도 본 명세서에서 기술된 예시적인 실시예로만 한정되는 것이 아니다. 이 보다는, 트렌치 개구 내부에 형성되고 그 위에 퓨즈 또는 안티퓨즈 구조물이 형성되는 반도체 플러그는 임의의 다양한 트렌치 하위구조물 내부에 형성될 수 있다. 또한, 기술된 실시예들의 다양한 구조, 크기, 물질은 변할 수 있으며 본 발명의 범위 내에서 유지된다. 본 발명의 장점은 퓨즈 구조물 및 안티퓨즈 구조물에 있어서 동일한 기판 내에서 종형 트렌치 트랜지스터와 같은 다른 디바이스들을 동시에 제조하는데 사용되는 일련의 프로세스를 사용하여 구조물들이 형성될 수 있다는 것이다.
본 발명의 예시적인 실시예들의 상기 설명들은 본 발명의 개념의 주요한 요점을 설명하기 위해 제공되었다. 그러나, 본 발명은 이들 실시예로 한정되는 것은 아니다. 이 보다는, 본 발명의 범위는 첨부된 청구 범위에 의해 규정된다.

Claims (30)

  1. 반도체 안티퓨즈에 있어서,
    반도체 기판 내부에 형성되는 트렌치 개구와,
    상기 트렌치 개구의 상부 부분을 충진하는 반도체 물질의 플러그와,
    상기 플러그의 상부의 제 1 부분 상에 형성된 도전성 층의 제 1 세그먼트와,
    상기 플러그의 상기 상부의 제 2 부분과 접촉하는 유전체 막 상에 형성된 상기 도전성 층의 제 2 세그먼트를 포함하며,
    상기 제 1 세그먼트는 상기 제 2 세그먼트로부터 분리되며,
    상기 안티퓨즈 양단에 인가되는 사전결정된 전압에 의해 상기 유전체 막이 파괴되며, 이로써 상기 플러그와 상기 도전성 층의 상기 제 2 세그먼트 간의 전기적 접속이 생성되는
    반도체 안티퓨즈.
  2. 제 1 항에 있어서,
    상기 도전성 층의 상기 제 1 세그먼트 및 상기 도전성 층의 상기 제 2 세그먼트는 상기 안티퓨즈의 단자를 포함하며,
    상기 전압은 상기 단자 양단에 인가되는
    반도체 안티퓨즈.
  3. 제 1 항에 있어서,
    상기 트렌치 개구 내부에 그리고 상기 플러그 바로 아래에 형성되는 절연층과, 상기 절연층 바로 아래에 형성되는 트렌치 캐패시터를 더 포함하는
    반도체 안티퓨즈.
  4. 제 1 항에 있어서,
    상기 트렌치 개구를 규정하는 트렌치 벽의 적어도 부분을 따라 형성되어 상기 플러그를 상기 기판으로부터 전기적으로 분리시키는 절연 물질로 된 분리 기둥(an isolation collar)을 더 포함하는
    반도체 안티퓨즈.
  5. 제 1 항에 있어서,
    상기 반도체 물질은 폴리실리콘을 포함하는
    반도체 안티퓨즈.
  6. 제 1 항에 있어서,
    상기 도전성 층의 상기 제 1 세그먼트와 상기 도전성 층의 상기 제 2 세그먼트 각각은 상기 기판 상에서 연장되며 그들 간에 개재된 절연층에 의해 상기 기판으로부터 분리되는
    반도체 안티퓨즈.
  7. 제 1 항에 있어서,
    상기 도전성 층의 상기 제 2 세그먼트와 상기 유전체 막 간에 개재된 폴리실리콘 막을 더 포함하는
    반도체 안티퓨즈.
  8. 제 1 항에 있어서,
    절연층에 의해 피복되는 상기 플러그의 상기 상부의 잔여 부분을 더 포함하는
    반도체 안티퓨즈.
  9. 제 1 항에 있어서,
    상기 제 1 세그먼트는 상기 플러그의 상기 상부의 상기 제 1 부분과 직접적으로 접촉하는
    반도체 안티퓨즈.
  10. 제 1 항에 있어서,
    상기 제 1 세그먼트와 상기 플러그의 상기 상부의 상기 제 1 부분 간에 개재된 다른 유전체 막을 더 포함하는
    반도체 안티퓨즈.
  11. 반도체 기판 내부에 형성된 제 1 트렌치 개구 내부에 형성되는 종형 트랜지스터와, 상기 제 1 트렌치 개구의 상부 부분 내부에 형성되어 상기 종형 트랜지스터의 게이트 전극으로서 기능하는 폴리실리콘 물질의 제 1 플러그를 포함하는 반도체 디바이스에 있어서,
    안티퓨즈를 포함하되,
    상기 안티퓨즈는
    상기 반도체 기판 내부에 형성되는 제 2 트렌치 개구 내부에 형성되는 상기 폴리실리콘 물질의 제 2 플러그와,
    상기 제 2 플러그의 상부의 제 1 부분과 접촉하는 도전성 층의 제 1 개별 세그먼트와,
    상기 제 2 플러그의 상기 상부의 제 2 부분과 접촉하는 유전체 막 상에 형성된 상기 도전성 층의 제 2 개별 세그먼트로 구성되며,
    상기 제 1 세그먼트는 상기 제 2 세그먼트로부터 분리되며,
    상기 폴리실리콘 플러그의 상기 상부의 잔여하는 부분은 절연 물질에 의해 피복되며,
    상기 안티퓨즈 양단에 인가되는 사전결정된 전압에 의해 상기 유전체 막이 파괴되며, 이로써 상기 제 2 플러그와 상기 도전성 층의 상기 제 2 개별 세그먼트 간의 전기적 접속이 생성되는
    반도체 디바이스.
  12. 반도체 퓨즈에 있어서,
    반도체 기판 내부에 형성되는 트렌치 개구와,
    상기 트렌치 개구의 상부 부분을 충진하는 반도체 물질의 플러그와,
    상기 플러그의 상부의 제 1 부분과 접촉하는 도전성 층의 제 1 세그먼트와,
    상기 플러그의 상기 상부의 제 2 부분과 접촉하는 상기 도전성 층의 제 2 세그먼트를 포함하며,
    상기 제 1 세그먼트는 상기 제 2 세그먼트로부터 분리되며,
    상기 퓨즈 양단에 인가되는 사전결정된 전압에 의해 상기 플러그가 파괴되며, 이로써 비도전성 상태가 생성되는
    반도체 퓨즈.
  13. 제 12 항에 있어서,
    상기 반도체 물질은 폴리실리콘을 포함하는
    반도체 퓨즈.
  14. 제 12 항에 있어서,
    상기 트렌치 개구 내부에 그리고 상기 플러그 바로 아래에 형성되는 절연층과, 상기 절연층 바로 아래에 형성되는 트렌치 캐패시터를 더 포함하는
    반도체 퓨즈.
  15. 제 12 항에 있어서,
    상기 제 1 세그먼트는 상기 퓨즈의 제 1 단자를 형성하며, 상기 제 2 세그먼트는 상기 퓨즈의 제 2 단자를 형성하고,
    상기 전압은 상기 단자 양단에 인가되는
    반도체 퓨즈.
  16. 제 12 항에 있어서,
    상기 제 1 세그먼트와 상기 제 2 세그먼트 각각은 상기 기판 상에서 연장되며 그들 간에 개재된 절연층에 의해 상기 기판으로부터 분리되는
    반도체 퓨즈.
  17. 제 12 항에 있어서,
    절연층에 의해 피복되는 상기 플러그의 상기 상부의 잔여 부분을 더 포함하는
    반도체 퓨즈.
  18. 제 12 항에 있어서,
    상기 트렌치 개구를 규정하는 트렌치 벽의 적어도 부분을 따라 형성되어 상기 플러그를 상기 기판으로부터 전기적으로 분리시키는 절연 물질로 된 분리 기둥(an isolation collar)을 더 포함하는
    반도체 퓨즈.
  19. 반도체 기판 내부에 형성된 제 1 트렌치 개구 내부에 형성되는 종형 트랜지스터와, 상기 제 1 트렌치 개구의 상부 부분 내부에 형성되어 상기 종형 트랜지스터의 게이트 전극으로서 기능하는 폴리실리콘 물질의 제 1 플러그를 포함하는 반도체 디바이스에 있어서,
    퓨즈를 포함하며,
    상기 퓨즈는
    상기 반도체 기판 내부에 형성되는 제 2 트렌치 개구 내부에 형성되는 상기 폴리실리콘 물질의 제 2 플러그와,
    상기 제 2 플러그의 상부의 제 1 부분과 접촉하는 도전성 층의 제 1 세그먼트와,
    상기 제 2 플러그의 상기 상부의 제 2 부분과 접촉하는 상기 도전성 층의 제 2 세그먼트로 구성되며,
    상기 제 1 세그먼트는 상기 제 2 세그먼트로부터 분리되며,
    상기 퓨즈 양단에 인가되는 사전결정된 전압에 의해 상기 제 2 플러그가 파괴되며, 이로써 비도전성 상태가 생성되는
    반도체 디바이스.
  20. 반도체 디바이스 내에 안티퓨즈를 형성하는 방법에 있어서,
    (a) 반도체 기판 내부에 형성되는 트렌치 개구를 포함하고 상기 트렌치 개구의 상부 부분을 충진하는 반도체 플러그를 포함하며 상기 기판으로부터 전기적으로 절연되는 하위구조물(substructure)을 제공하는 단계와,
    (b) 상기 반도체 플러그의 상부 표면의 일부 상에 형성된 복합층의 세그먼트━상기 복합층은 유전체 층 상에 형성된 반도체 막으로 구성됨━를 형성하는 단계와,
    (c) 도전성 층의 두 개의 개별 세그먼트━상기 개별 세그먼트 중 제 1 세그먼트는 상기 복합층의 상기 세그먼트의 상기 반도체 막 상에서 상기 막에 정렬되고 상기 막에 접촉하며, 상기 개별 세그먼트 중 제 2 세그먼트는 상기 반도체 플러그와 접촉함━를 형성하는 단계를 포함하는
    안티퓨즈 형성 방법.
  21. 제 20 항에 있어서,
    상기 하위구조물은 상기 트렌치 개구 내부에서 상기 반도체 플러그 바로 아래에서 형성되는 트렌치 캐패시터 전극을 포함하며,
    상기 트렌치 캐패시턴 전극은 절연 물질에 의해 상기 반도체 플러그로부터 분리되는
    안티퓨즈 형성 방법.
  22. 제 20 항에 있어서,
    상기 반도체 플러그는 폴리실리콘으로 형성되는
    안티퓨즈 형성 방법.
  23. 제 20 항에 있어서,
    단계 (b)는 상기 유전체 층이 실리콘 질화물로 형성되는 단계를 포함하는
    안티퓨즈 형성 방법.
  24. 제 20 항에 있어서,
    상기 반도체 플러그의 상기 상부 표면, 상기 제 1 세그먼트, 상기 제 2 세그먼트를 절연 물질로 피복하는 단계 (d)를 더 포함하는
    안티퓨즈 형성 방법.
  25. 제 20 항에 있어서,
    단계 (a)는 상기 반도체 기판의 상부 표면 상에 절연층을 제공하는 단계를 더 포함하며,
    단계 (b)는 상기 절연층 상으로 더 연장되도록 상기 제 1 세그먼트를 형성하는 단계를 포함하며,
    단계 (c)는 상기 절연층 상으로 더 연장되도록 상기 제 2 세그먼트를 형성하는 단계를 포함하는
    안티퓨즈 형성 방법.
  26. 반도체 디바이스 내에 퓨즈를 형성하는 방법에 있어서,
    (a) 반도체 기판 내부에 형성되는 트렌치 개구를 포함하고 상기 트렌치 개구의 상부 부분을 충진하는 반도체 플러그를 포함하며 상기 기판으로부터 전기적으로 절연되는 하위구조물(substructure)을 제공하는 단계와,
    (b) 상기 트렌치 개구 상에 도전성 층의 두 개의 개별 세그먼트━제 1 세그먼트는 상기 반도체 플러그의 제 1 부분과 접촉하며, 제 2 세그먼트는 상기 반도체 플러그의 제 2 부분과 접촉함━를 형성하는 단계를 포함하는
    퓨즈 형성 방법.
  27. 제 26 항에 있어서,
    상기 하위구조물은 상기 트렌치 개구 내부에서 상기 반도체 플러그 바로 아래에서 형성되는 트렌치 캐패시터 전극을 포함하며,
    상기 트렌치 캐패시턴 전극은 절연 물질에 의해 상기 반도체 플러그로부터 분리되는
    퓨즈 형성 방법.
  28. 제 26 항에 있어서,
    상기 반도체 플러그, 상기 제 1 세그먼트, 상기 제 2 세그먼트를 절연 물질로 피복하는 단계 (c)를 더 포함하는
    퓨즈 형성 방법.
  29. 제 26 항에 있어서,
    단계 (a)는 상기 반도체 기판의 상부 표면 상에 절연층을 제공하는 단계를 더 포함하며,
    단계 (b)는 상기 절연층 상으로 더 연장되도록 상기 제 1 세그먼트 및 상기 제 2 세그먼트를 형성하는 단계를 포함하는
    퓨즈 형성 방법.
  30. 제 26 항에 있어서,
    상기 반도체 플러그는 폴리실리콘을 포함하는
    퓨즈 형성 방법.
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