DE10255427B4 - Verfahren zur Herstellung einer Antifuse in einem Substrat und Antifuse-Struktur zur Integration in einem Substrat - Google Patents

Verfahren zur Herstellung einer Antifuse in einem Substrat und Antifuse-Struktur zur Integration in einem Substrat Download PDF

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Abstract

Verfahren zur Herstellung einer Antifuse in einem Substrat, wobei eine erste Leiterbahn (3) auf das Substrat (1) aufgebracht wird, wobei an einer im wesentlichen vertikal zum Substrat verlaufenden Endfläche der ersten Leiterbahn (3) eine dielektrische Schicht (5) aufgebracht wird, wobei eine zweite Leiterbahn (6) so aufgebracht wird, dass sie mit einer Endfläche (4) an die dielektrische Schicht (5) anschließt, wobei die zweite Leiterbahn (6) eine zweite Endfläche aufweist, wobei die zweite Endfläche im Wesentlichen vertikal zu einer Oberfläche des Substrats angeordnet ist, so dass eine Antifuse-Struktur mit einer vertikal angeordneten dielektrischen Schicht (5) gebildet wird, wobei die erste Leiterbahn (3) in eine Grabenstruktur (2) so eingebracht wird, dass sie mit einer Oberfläche des Substrats (1) abschließt.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung einer Antifuse in einem Substrat, insbesondere in einer integrierten Schaltung, sowie eine Antifuse-Struktur zur Integration in einer integrierten Schaltung.
  • Antifuse-Strukturen werden in integrierten Schaltungen dazu verwendet, Einstellungswerte dauerhaft zu speichern. Dazu können Antifuse-Strukturen programmiert werden, indem sie durch eine angelegte Programmierspannung von einem hochohmigen in einen niederohmigen Zustand überführt werden. Der hochohmige und der niederohmige Zustand sind dauerhaft, d. h. sie werden ohne Anliegen einer Spannung permanent beibehalten. Auf diese Weise kann die Antifuse-Struktur als ein binäres Speicherelement dienen, wobei die beiden Zustände durch den hochohmigen Zustand und den niederohmigen Zustand bestimmt sind.
  • Üblicherweise weisen Antifuse-Strukturen einen ersten leitenden Bereich und einen zweiten leitenden Bereich auf, die voneinander durch ein Dielektrikum getrennt sind. Das Dielektrikum bildet zwischen dem ersten leitenden Bereich und dem zweiten leitenden Bereich eine dünne Schicht, die anfänglich nicht-leitend, bzw. hochohmig, ist. Bei Anlegen einer Programmierspannung bildet sich ein elektrisches Feld zwischen den beiden leitenden Bereichen, wobei sich an der Stelle im Dielektrikum, an der die Durchbruchsfeldstärke des Dilektrikums durch das elektrische Feld überschritten wird, ein Durchbruchskanal bildet, der das Dielektrikum dauerhaft so verändert, dass ein niederohmiger Kanal gebildet wird.
  • Herkömmliche Antifuse-Strukturen werden üblicher Weise durch Aufeinanderstapeln von Schichten hergestellt, wobei im Wesentlichen nacheinander die Verfahrensschritte, Abscheiden einer ersten leitenden Schicht, Strukturieren der ersten leitenden Schicht, Abscheiden einer dielektrischen Schicht, Strukturieren der dielektrischen Schicht und Abschneiden einer zweiten leitenden Schicht sowie Strukturieren der zweiten leitenden Schicht durchgeführt werden.
  • Um diese Schichten übereinander abzuscheiden, sind relativ große Overlay-Toleranzen nötig, so dass bei einer Verkleinerung der Strukturgrößen der integrierten Schaltung die Schichten der Antifuse-Struktur nicht im gleichen Maße verkleinerbar sind.
  • Aus der Druckschrift EP 0 500 034 A1 ist ein Verfahren zur Herstellung einer Antifuse in einem Substrat bekannt, wobei eine erste Leiterbahn auf das Substrat aufgebracht wird. An einer vertikal zum Substrat verlaufenden Endfläche der ersten Leiterbahn wird eine dielektrische Schicht aufgebracht. Eine zweite Leiterbahn wird so aufgebracht, dass sie mit einer Endfläche an die dielektrische Schicht anschließt, so dass eine Antifusestruktur gebildet wird.
  • Aus der Druckschrift JP 05121557 A ist eine Antifusestruktur bekannt, bei der zwischen zwei Endflächen einer Leiterbahn eine Schicht amorphen Siliziums angeordnet ist.
  • Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Antifuse-Struktur in einem Substrat und einer Antifuse-Struktur zur Verfügung zu stellen, wobei eine freie Skalierbarkeit der Antifuse-Struktur gegeben ist.
  • Diese Aufgabe wird durch das Verfahren nach Anspruch 1 sowie durch die Antifuse-Struktur nach Anspruch 7 gelöst.
  • Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung ist ein Verfahren zur Herstellung einer Antifuse in einem Substrat vorgesehen. Dazu wird eine erste Leiterbahn auf das Substrat aufgebracht, wobei an einer im Wesentlichen vertikal zum Substrat verlaufenden Endfläche der ersten Leiterbahn eine dielektrische Schicht aufgebracht wird. Anschließend wird eine zweite Leiterbahn ebenfalls mit einer im Wesentlichen vertikal zur Oberfläche des Substrats angeordneten Endfläche so auf das Substrat aufgebracht, dass sie mit einer Endfläche an die dielektrische Schicht anschließt, so dass eine Antifuse-Struktur gebildet wird.
  • Das erfindungsgemäße Herstellungsverfahren für eine Antifuse hat den Vorteil, dass Overlay-Toleranzen im Maskenprozess und negative Effekte, wie z.B. die „Void"-Ausbildung beim Metalfill vermieden werden können. Dadurch ist bei dem erfindungsgemäßen Verfahren zur Herstellung der Antifuse eine freie Skalierbarkeit möglich. Es kann vorgesehen sein, dass die dielektrische Schicht isotrop aufgebracht wird, so dass Kanten der ersten Leiterbahn überdeckt sind. Auf diese Weise wird vermieden, dass beim Aufbringen der zweiten Leiterbahn Kurzschlüsse zu den Kanten der ersten Leiterbahn entstehen können.
  • Die erste Leiterbahn wird so aufgebracht, dass sie mit einer Oberfläche des Substrats abschließt. Dies kann vorzugsweise so durchgeführt werden, dass die erste Leiterbahn in eine Grabenstruktur in dem Substrat eingebracht wird und anschließend die Oberflächen der ersten Leiterbahn und des Substrats so bearbeitet werden, dass sie miteinander in einer gemeinsamen Oberfläche abschließen. Um eine Antifuse-Struktur zu bilden, wird vorzugsweise die zweite Leiterbahn in eine zweite Grabenstruktur in dem Substrat eingebracht, wobei die zweite Grabenstruktur so angeordnet ist, dass die darin eingebrachte zweite Leiterbahn mit ihrer Endfläche mit der dielektrischen Schicht in Verbindung steht.
  • Auf diese Weise kann eine Antifuse-Struktur hergestellt werden, die in einer durchgehenden Leiterbahn, die aus der ersten Leiterbahn und der zweiten Leiterbahn gebildet wird, eingebracht ist, so dass die so gebildete Antifuse-Struktur nur eine geringe Fläche einnimmt. Darüber hinaus ist der Prozess selbstjustierend, da die dielektrische Schicht ohne Maskenschritt erzeugt werden kann.
  • Es kann vorgesehen sein, dass die dielektrische Schicht mit Hilfe eines anisotropen Abscheideprozesses aufgebracht wird, in dem der Abscheideprozess schräg zur Oberfläche des Substrats hindurchgeführt wird. Somit kann auf einfache Weise auf der Endfläche die dielektrische Schicht aufgebracht werden, wobei durch die Richtung des Abscheideprozesses schräg zur Oberfläche auch eine verbesserte Kantenüberdeckung gewährleistet ist.
  • Es kann vorgesehen sein, dass zum Einbringen des Leitermaterials für die erste Leiterbahn in die erste Grabenstruktur zunächst in die zweite Grabenstruktur ein Opfermaterial eingebracht wird, wobei das Leitermaterial für die erste Leiterbahn flächig aufgebracht wird. Anschließend wird das Leitermaterial über der zweiten Grabenstruktur entfernt, indem das Opfermaterial entfernt. Alternativ ist es auch möglich, das Leitermaterial durch ein CMP-Prozess zu entfernen, wobei das Leitermaterial im Wesentlichen überall außer in der ersten Grabenstruktur vollständig entfernt wird, so dass lediglich das Leitermaterial in der ersten Grabenstruktur und das Opfermaterial in der zweiten Grabenstruktur verbleibt. Anschließend kann zum Einbringen der dielektrischen Schicht und der zweiten Leiterbahn das Opfermaterial entfernt werden und die dielektrische Schicht und die zweite Leiterbahn eingebracht werden.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist eine Antifuse-Struktur in einem Substrat mit einer dielektrischen Schicht zwischen einer ersten Leiterbahn und einer zweiten Leiterbahn vorgesehen. Die dielektrische Schicht ist im Wesentlichen vertikal zur Oberfläche des Substrats angeordnet und zwischen Endflächen der ersten und zweiten Leiterbahn angeordnet.
  • Auf diese Weise kann eine Antifuse-Struktur geschaffen werden, die im Wesentlichen frei skalierbar ist und einen geringeren Flächenbedarf als herkömmliche Antifuse-Strukturen benötigt.
  • Es ist vorgesehen, dass die erste Leiterbahn, die dielektrische Schicht und die zweite Leiterbahn in einem Substrat in einer Grabenstruktur angeordnet sind. Die Grabenstruktur hat im Herstellungsverfahren den Vorteil, dass die Prozesse selbstjustierend sind, so dass Z.B. zur Herstellung der dielektrischen Schicht kein weiterer Maskenprozess notwendig ist.
  • Es kann vorgesehen sein, dass die erste Leiterbahn, die dielektrische Schicht und die zweite Leiterbahn so in dem Substrat angeordnet sind, dass ihre Oberflächen mit der Oberfläche des Substrats abschließen. Auf diese Weise ist es möglich, eine Oberfläche zu schaffen, auf der weitere Schichten aufgebracht werden können, z.B. um weitere Metallisierungslagen zu bilden.
  • Bevorzugte Ausführungsformen der Erfindung werden im folgenden anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
  • 1a bis 1c die einzelnen erfindungsgemäßen Verfahrensschritte gemäß einer ersten Ausführungsform der Erfindung; und
  • 2 einen Querschnitt durch eine erfindungsgemäße Antifuse-Struktur.
  • In den 1a bis 1c ist gemäß einer ersten Ausführungsform der Erfindung die Verfahrensschritte zur Herstellung einer Antifuse-Struktur in einem Substrat 1 dargestellt. In das Substrat wird eine Grabenstruktur 2 eingebracht, die die spätere Leiterbahn und die Antifuse-Struktur aufnehmen soll.
  • Die Grabenstruktur 2 ist vorzugsweise in einem ILD-Bereich (Inter Layer Dielektrikum) angeordnet.
  • In einen ersten Teil der Grabenstruktur 2 wird nun eine erste Leiterbahn 3 eingebracht, die in der Grabenstruktur 2 an der Position der späteren Antifuse-Struktur endet und eine Endfläche 4 aufweist. Die erste Leiterbahn 3 kann auf verschiedene Weisen eingebracht werden. Es ist beispielsweise möglich, über die Grabenstruktur 2 eine Schicht mit leitendem Material aufzubringen, die flächig, also sowohl auf der Substratoberfläche 1 als auch in der Grabenstruktur 2, abgeschieden wird. Nach einem abschließenden CMP-Prozess kann durch Maskieren die Schicht mit leitendem Material in einem zweiten Teil der Grabenstruktur so mithilfe z.B. eines RIE-Verfahrens, entfernt werden, dass lediglich die erste Leiterbahn 3 stehen bleibt und das auf der Substratoberfläche 1 und in einem zweiten Teil der Grabenstruktur 2 befindliche leitende Material entfernt wird. Das leitende Material ist vorzugsweise ein metallisches Material, und kann beispielsweise Aluminium, Kupfer, Wolfram und/oder andere in der Halbleitertechnologie bekannte Leitermaterialien aufweisen.
  • Die Endfläche 4 verläuft vertikal zur Substratoberfläche.
  • In 1b ist dargestellt, dass auf die so erhaltene Struktur eine dielektrische Schicht 5 aufgebracht wird. Die dielektrische Schicht 5 muss so aufgebracht werden, dass die Endfläche 4 vollständig in definierter Weise überdeckt ist. Insbesondere sollten die Kanten der Endfläche 4 bedeckt sein, um einen Kurzschluss zwischen der ersten Leiterbahn und einer anschließend aufzubringenden zweiten Leiterbahn 6 zu vermeiden.
  • Um dies zu erreichen wird zum Abscheiden der dielektrischen Schicht 5 vorzugsweise ein isotroper Abscheideprozess verwendet. Bei Verwendung eines anisotropen Abscheideprozesses, ist vorzugsweise vorzusehen, dass das abzuscheidende Material schräg auf die Substratoberfläche aufgebracht wird, so dass der Aufbringwinkel auf die Endfläche 4 möglichst groß wird, im optimalen Fall möglichst 90° beträgt. Dies ist besonders einfach möglich, wenn die Endfläche schräg zur Oberfläche verläuft.
  • Die dielektrische Schicht 5 ist nicht-leitend und kann im wesentlichen alle in der Halbleitertechnologie bekannten dielektrischen Materialien umfassen. Vorzugsweise kann als Dielektrikum Siliziumnitrit verwendet werden.
  • Da die dielektrische Schicht 5 im Vergleich zu der Größenordnung der Grabenstruktur 2 sehr dünn ist, z.B. 3 nm, kann die dielektrische Schicht 5 beim Einbringen der zweiten Leiterbahn in den zweiten Teil der Grabenstruktur 2 in der Grabenstruktur verbleiben und dient als zusätzliche Isolation der zweiten Leiterbahn gegenüber den Substrat 1, wodurch Leckströme reduziert werden können. Daher sollte vorzugsweise der Ort der Antifuse-Struktur so gewählt werden, dass die Länge der Leiterbahn im Wesentlichen durch die zweite Leiterbahn gebildet wird und die erste Leiterbahn möglichst kurz gehalten wird.
  • Das Einbringen der zweiten Leiterbahn 6 erfolgt ebenso wie das Einbringen der ersten Leiterbahn durch Abscheiden eines Leitermaterials und anschließenden Entfernen des Leitermaterials von der Substratoberfläche. Das Entfernen von überschüssigem Leitermaterial von der Substratoberfläche kann durch ein CMP-Verfahren durchgeführt werden.
  • Auf diese Weise erhält man eine Antifuse-Struktur, bei der die dielektrische Schicht 5, im Wesentlichen vertikal oder schräg zur Leiterbahn angeordnet ist. Die Antifuse-Struktur, die mit dem erfindungsgemäßen Verfahren hergestellt worden ist, hat den Vorteil, dass sie im Wesentlichen frei skalierbar ist und dass sie eine im Wesentlichen plane Oberfläche mit der Substratoberfläche bildet, so dass weitere Metalllagen oder andere Lagen darüber angeordnet werden können.
  • Es kann vorgesehen sein, dass zusätzlich zur dielektrischen Schicht 5 auch noch eine Elektrodenschicht (nicht gezeigt) aus einem leicht migrierendem Material, z.B. WSi, isotrop abgeschieden wird. Die Elektrodenschicht aus leicht migrierendem Material verbessert das Durchbruchsverhalten und sorgt beim Schießen der Antifuse dafür, dass der Durchbruchskanal sich nicht während der Lebensdauer der Schaltung zurück bildet.
  • Der Vorteil des Vorsehens der Antifuse-Struktur in der Grabenstruktur 2 besteht darin, dass die Prozesse im Wesentlichen selbstjustierend sind, insbesondere der Prozess des Abscheidens der dielektrischen Schicht 5.
  • In 2 ist ein Querschnitt längs der Leiterbahn der Antifuse-Struktur, wie in 1c dargestellt, gezeigt. Man erkennt, dass sich die dielektrische Schicht im Wesentlichen vertikal so in der Leiterbahn befindet, dass die beiden Teile der Leiterbahn nicht miteinander sondern nur über die dielektrische Schicht 5 verbunden sind.

Claims (8)

  1. Verfahren zur Herstellung einer Antifuse in einem Substrat, wobei eine erste Leiterbahn (3) auf das Substrat (1) aufgebracht wird, wobei an einer im wesentlichen vertikal zum Substrat verlaufenden Endfläche der ersten Leiterbahn (3) eine dielektrische Schicht (5) aufgebracht wird, wobei eine zweite Leiterbahn (6) so aufgebracht wird, dass sie mit einer Endfläche (4) an die dielektrische Schicht (5) anschließt, wobei die zweite Leiterbahn (6) eine zweite Endfläche aufweist, wobei die zweite Endfläche im Wesentlichen vertikal zu einer Oberfläche des Substrats angeordnet ist, so dass eine Antifuse-Struktur mit einer vertikal angeordneten dielektrischen Schicht (5) gebildet wird, wobei die erste Leiterbahn (3) in eine Grabenstruktur (2) so eingebracht wird, dass sie mit einer Oberfläche des Substrats (1) abschließt.
  2. Verfahren nach Anspruch 1 oder 2, wobei die dielektrische Schicht isotrop aufgebracht wird, so dass Kanten der ersten Leiterbahn (3) überdeckt sind.
  3. Verfahren nach Anspruch 1, wobei die dielektrische Schicht mit Hilfe eines anisotropen Abscheideprozesses aufgebracht wird, indem der Abscheideprozess schräg zur Oberfläche des Substrats (1) durchgeführt wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die erste Leiterbahn (3) in eine erste Grabenstruktur (2) in dem Substrat (1) eingebracht wird und anschließend die Oberflächen der ersten Leiterbahn (3) und des Substrats (1) so bearbeitet werden, dass sie miteinander abschließen.
  5. Verfahren nach einem der Anspruch 1 bis 4, wobei die zweite Leiterbahn in eine zweite Grabenstruktur in dem Substrat (1) eingebracht wird, wobei die zweite Grabenstruktur so angeordnet ist, dass die darin eingebrachte zweite Leiter bahn (6) mit ihrer Endfläche mit der dielektrischen Schicht in Verbindung steht.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei vor dem Einbringen von Leitermaterial für die erste Leiterbahn (3) in die erste Grabenstruktur in die zweite Grabenstruktur ein Opfermaterial eingebracht wird, wobei das Leitermaterial für die erste Leiterbahn (3) flächig aufgebracht wird, wobei das Leitermaterial über der zweiten Grabenstruktur entfernt wird, indem das Opfermaterial entfernt wird.
  7. Antifuse-Struktur in einem Substrat mit einer dielektrischen Schicht zwischen einer ersten Leiterbahn (3) und einer zweiten Leiterbahn (6), wobei die dielektrische Schicht (5) im wesentlichen vertikal zur Oberfläche des Substrats und zwischen Endflächen der ersten und der zweiten Leiterbahn (6) angeordnet ist, wobei die Endflächen senkrecht zur Oberfläche des Substrats angeordnet sind, wobei die erste Leiterbahn (3), die dielektrische Schicht (5) und die zweite Leiterbahn (6) in einer Grabenstruktur (2) des Substrats (1) angeordnet sind.
  8. Antifuse-Struktur nach Anspruch 7, wobei die erste Leiterbahn (3), die dielektrische Schicht (5) und die zweite Leiterbahn (6) so in dem Substrat angeordnet sind, dass ihre Oberflächen mit der Oberfläche des Substrats (1) abschließen.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0500034A1 (de) * 1991-02-19 1992-08-26 Texas Instruments Incorporated Antischmelzsicherungsstruktur mit Seitenwand und Herstellungsverfahren
JPH05121557A (ja) * 1991-10-29 1993-05-18 Fujitsu Ltd 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5282158A (en) * 1992-08-21 1994-01-25 Micron Technology, Inc. Transistor antifuse for a programmable ROM
US5395797A (en) * 1992-12-01 1995-03-07 Texas Instruments Incorporated Antifuse structure and method of fabrication
US5726484A (en) * 1996-03-06 1998-03-10 Xilinx, Inc. Multilayer amorphous silicon antifuse
US5852323A (en) * 1997-01-16 1998-12-22 Xilinx, Inc. Electrically programmable antifuse using metal penetration of a P-N junction
US6288437B1 (en) * 1999-02-26 2001-09-11 Micron Technology, Inc. Antifuse structures methods and applications
US6509624B1 (en) * 2000-09-29 2003-01-21 International Business Machines Corporation Semiconductor fuses and antifuses in vertical DRAMS
US6498056B1 (en) * 2000-10-31 2002-12-24 International Business Machines Corporation Apparatus and method for antifuse with electrostatic assist
US6534841B1 (en) * 2001-12-14 2003-03-18 Hewlett-Packard Company Continuous antifuse material in memory structure
US6740957B2 (en) * 2002-08-29 2004-05-25 Micron Technology, Inc. Shallow trench antifuse and methods of making and using same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0500034A1 (de) * 1991-02-19 1992-08-26 Texas Instruments Incorporated Antischmelzsicherungsstruktur mit Seitenwand und Herstellungsverfahren
JPH05121557A (ja) * 1991-10-29 1993-05-18 Fujitsu Ltd 半導体装置

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