KR100275412B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

반도체장치 및 그 제조방법에 관한 것으로서, 폴리사이드배선끼리의 접속을 낮은 접촉저항으로 간편하고 또한 저코스트로 실현할 수 있는 반도체장치 및 그 제조방법을 제공하기 위해서, 반도체기판상에 형성되고 여러개의 배선층으로 이루어지는 제1 배선, 제1 배선상에 형성되고 제1 배선의 여러개의 배선층의 적어도 하층에 이르는 개구부를 갖는 절연막 및 절연막상에 형성되고 개구부를 거쳐서 접속되는 여러개의 배선층으로 이루어지는 제2 배선을 구비하고, 개구부내에서 제1 배선의 여러개의 배선층과 제2 배선의 여러개의 배선층의 하층끼리가 제1 배선의 측벽부에서 접촉한다.
이것에 의해, 신호전달의 고속화가 가능하게 되고, 제1 및 제2 배선 끼리를 실질적으로 낮은 접촉저항으로 접속할 수 있고, 또 에칭공정이 간략화되고 제조가 용이하며 코스트적으로도 저렴하게 된다는 효과가 얻어진다.

Description

반도체장치 및 그 제조방법
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히 예를 들면 도프된 폴리실리콘층이나 도프된 비정질실리콘층 등의 실리콘층과 금속실리사이드층(또는 금속층)으로 이루어지는 배선층의 각 층이 접속구멍을 통해서 접속된 반도체집적회로장치의 배선접속구조에 관한 것이다.
반도체장치에 있어서는 통상 반도체기판상에 트랜지스터 등의 소자가 형성된다. 이들 소자간이나 소자와 외부회로 사이를 전기적으로 접속하기 위해서 각종 배선이 반도체기판상에 형성된다. 그 중에서도 저항을 저하시키기 위해 인 등의 불순물이 첨가된 도프된 폴리실리콘층과 예를 들면 텅스텐 실리사이드층 등과 같은 금속실리사이드층으로 이루어지는 폴리사이드배선은 비교적 배선저항이 낮고 내열성이 우수하기 때문에 게이트전극을 비롯해 여러가지 배선층에 사용되고 있다. 최근, 반도체장치의 고집적화, 고속화에 따라서 이 폴리사이드배선끼리를 가능한한 낮은 접촉저항으로 접속하고자 하는 요구가 높아지고 있다.
도 9는 종래의 반도체장치 특히 그 폴리사이드배선의 접속의 1예를 도시한 단면도이다.
도면에 있어서, 실리콘기판(1)상에 하지절연막(2)가 형성되고, 하지절연막(2)상에 게이트절연막(3)이 형성된다. 이 게이트절연막(3)상에 제1 폴리사이드배선(4)가 형성되고, 이 제1 폴리사이드배선(4)는 제1 도프된 폴리실리콘층(5)와 제1 텅스텐실리사이드층(6)으로 이루어진다.
제1 폴리사이드배선(4)를 피복하도록 해서 층간절연막(7)이 게이트절연막(3)상에 형성되고, 이 층간절연막(7)에 제1 폴리사이드배선(4)의 제1 텅스텐실리사이드층(6)의 상부에 이르는 개구부(8)이 형성된다. 그리고, 이 개구부(8)을 거쳐서 제2 도프된 폴리실리콘층(9)와 제2 텅스텐실리사이드층(10)으로 이루어지는 제2 폴리사이드배선(12)가 제1 폴리사이드배선(4)에 접속된다. 여기에서는 제1 폴리사이드배선(4)와 제2 폴리사이드배선(12)는 제1 텅스텐실리사이드층(6)과 제2 도프된 폴리실리콘층(9)의 접촉에 의해서 실질적으로 접속되어 있다.
또한, 제2 도프된 폴리실리콘층(9)에는 폴리사이드배선끼리의 접촉저항을 저감시키기 위해 인(11)이 첨가되어 있다.
이와 같은 구조를 이루는 반도체장치는 그 후 각종 열처리공정을 거친 후, 최종제품으로서 완성된다.
그러나, 상술한 바와 같은 구조의 종래의 반도체장치의 경우에는 제조단계의 각 열처리공정에 있어서 개구부(8)에서는 제2 도프된 폴리실리콘층(9)에 첨가된 인(11)이 제1 텅스텐실리사이드층(6)으로 확산해 간다는 현상이 발생한다.
이 결과, 제1 폴리사이드배선(4)와 접촉하는 부근의 인(11)이 빠진 제2 도프된 폴리실리콘층(9)는 고저항으로 된다. 또, 제2 도프된 폴리실리콘층(9)와 제1 텅스텐실리사이드층(6)의 접촉은 제2 도프된 폴리실리콘층(9)중의 인(11)의 농도가 낮아지면 일함수차가 커지기 때문에 옴접속에서 쇼트키접속(Schottky contact)으로 이행해 간다.
이상과 같은 이유로 인해, 도 9에 도시된 바와 같은 구조의 반도체장치에서는 제1 폴리사이드배선(4)와 제2 폴리사이드배선(12)의 접촉저항은 매우 높아진다는 문제가 있었다.
도 10은 상술한 문제가 해결된 종래의 반도체장치의 1예를 도시한 단면도이다.
여기에서는 개구부(8)이 제1 폴리사이드배선(4)의 제1 텅스텐실리사이드층(6)을 관통하고, 제1 폴리사이드배선(4)와 제2 폴리사이드배선(8)은 도프된 폴리실리콘층(5) 및 (9)끼리에 의해 접촉하고 있다.
이와 같은 구조에서는 제1 도프된 폴리실리콘층(5)와 제2 도프된 폴리실리콘층(9)의 인농도차를 적게 해 두면, 쌍방의 도프된 폴리실리콘층(5) 및 (9)사이의 인(11)의 이동은 발생하지 않으므로 접촉저항은 낮아진다.
그러나, 도 10에 도시한 바와 같은 구조의 반도체장치를 실현하기 위해서는 개구부(8)을 형성할 때 층간절연막(7)과 제1 텅스텐실리사이드층(6)의 양쪽을 에칭하지 않으면 안된다.
그러나, 현재의 에칭기술에서는 층간절연막(7)과 제1 텅스텐실리사이드층(6)을 한번의 에칭공정에 의해 개구하는 것은 기술적 난이도가 매우 높다는 문제점이 있었다.
또, 층간절연막(7)과 제1 텅스텐실리사이드층(6)을 에칭공정을 나누어 개구하면 제조코스트가 높아져 버린다는 문제점이 있었다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위해 이루어진 것으로서, 폴리사이드배선끼리의 접속을 낮은 접촉저항으로 간편하고 또한 저코스트로 실현할 수 있는 반도체장치 및 그 제조방법을 제공하는 것이다.
도 1은 본 발명의 실시예 1에 의한 반도체장치를 도시한 평면도,
도 2는 본 발명의 실시예 1에 의한 반도체장치를 도시한 단면도,
도 3은 본 발명의 실시예 2에 있어서의 개선점을 설명하기 위한 반도체장치의 단면도,
도 4는 본 발명의 실시예 2에 의한 반도체장치를 도시한 단면도,
도 5는 본 발명의 실시예 3에 의한 반도체장치를 도시한 평면도,
도 6은 본 발명의 실시예 3에 의한 반도체장치를 도시한 단면도,
도 7은 본 발명의 실시예 4에 의한 반도체장치를 도시한 평면도,
도 8은 본 발명의 실시예 4에 의한 반도체장치를 도시한 단면도,
도 9는 종래의 반도체장치를 도시한 단면도,
도 10은 종래의 반도체장치의 다른 예를 도시한 단면도.
<부호의 설명>
1 실리콘기판, 2 하지절연막, 3, 3A 게이트절연막, 4 제1 폴리사이드배선, 5 제1 도프된 폴리실리콘층, 6 제1 텅스텐실리사이드층, 7 층간절연막, 8, 8A 개구부, 9 제2 도프된 폴리실리콘층, 10 제2 텅스텐실리사이드층, 11 인, 12 제2 폴리사이드배선, 13 관통구멍.
본 발명의 제1의 발명에 관한 반도체장치는 반도체기판상에 형성되고 여러개의 배선층으로 이루어지는 제1 배선, 상기 제1 배선상에 형성되고 상기 제1 배선의 여러개의 배선층의 적어도 하층에 이르는 개구부를 갖는 절연막 및 상기 절연막상에 형성되고 상기 개구부를 거쳐서 접속되는 여러개의 배선층으로 이루어지는 제2 배선을 구비하고, 상기 개구부내에서 상기 제1 배선의 여러개의 배선층과 상기 제2 배선의 여러개의 배선층의 하층끼리가 상기 제1 배선의 측벽부에서 접촉하는 것이다.
본 발명의 제2의 발명에 관한 반도체장치는 제1의 발명에 있어서 상기 절연막의 개구부의 폭이 제1 배선의 폭보다 넓은 것이다.
본 발명의 제3의 발명에 관한 반도체장치는 제1의 발명에 있어서 상기 절연막의 개구부가 상기 제2 배선에서 상기 제1 배선의 여러개의 배선층의 상층에 이르는 제1 개구부와 상기 제1 배선의 여러개의 배선층의 상층에서 하층에 이르는 제2 개구부로 이루어지는 것이다.
<발명의 실시예>
이하, 본 발명의 1실시예를 도면을 참조해서 설명한다.
실시예 1
도 1은 본 발명의 실시예 1에 의한 반도체장치를 도시한 평면도, 도 2는 그의 단면도이다. 각 도면에 있어서, 도 9와 대응하는 부분에는 동일부호를 붙여 설명한다.
도면에 있어서, 실리콘기판(1)상에 하지절연막(2)가 형성되고, 하지절연막(2)상에 게이트절연막(3)이 형성된다. 이 게이트절연막(3)상에 제1 배선으로서의 제1 폴리사이드배선(4)가 형성되고, 이 제1 폴리사이드배선(4)는 여러개의 배선층 예를 들면 제1 실리콘층으로서의 제1 도프된 폴리실리콘층(5)와 제1 텅스텐실리사이드층(6)으로 이루어진다.
제1 폴리사이드배선(4)를 피복하도록 해서 층간절연막(7)이 게이트절연막(3)상에 형성되고, 이 층간절연막(7)에 제1 폴리사이드배선(4)의 제1 도프된 폴리실리콘층(5)의 하부에 이르는 개구부(8A)가 형성된다. 이 개구부(8A)는 그 폭이 제1 폴리사이드배선(4)보다 커지도록 설정되어 있다.
그리고, 이 개구부(8A)를 거쳐서 제2 배선으로서의 제2 폴리사이드배선(12)가 제1 폴리사이드배선(4)에 접속된다. 제2 폴리사이드배선(12)는 여러개의 배선층 예를 들면 제2 실리콘층으로서의 제2 도프된 폴리실리콘층(9)와 제2 텅스텐실리사이드층(10)으로 이루어진다.
여기에서는 제1 폴리사이드배선(4)와 제2 폴리사이드배선(12)는 개구부(8A)내에 있어서 제1 텅스텐실리사이드층(6)의 상면 및 측벽부와 제2 도프된 폴리실리콘층(9)의 접촉에 의해, 또 제1 도프된 폴리실리콘층(5)의 측벽부와 제2 도프된 폴리실리콘층(9)의 접촉에 의해, 실질적으로 접속되어 있다.
또한, 이 경우에도 도프된 폴리실리콘층(5) 및 (9)에는 폴리사이드배선끼리의 접촉저항을 저감시키기 위해 인이 첨가되어 있다.
여기에서, 주목되는 것은 개구부(8A)의 폭이 제1 폴리사이드배선(4)를 타고넘도록 제1 폴리사이드배선(4)의 폭보다 크게 형성되어 있기 때문에, 실질적으로 제1 폴리사이드배선(4)의 측벽부에서 제1 도프된 폴리실리콘층(5)와 제2 도프된 폴리실리콘층(9)가 접촉하고 있는 것이다. 이것에 의해, 제1 폴리사이드배선(4)와 제2 폴리사이드배선(8)은 도프된 폴리실리콘층(5) 및 (9)끼리에 의해 접촉하고 있으므로, 제1 도프된 폴리실리콘층(5)와 제2 도프된 폴리실리콘층(9)의 인농도차를 적게 해 두면, 쌍방의 도프된 실리콘층(5) 및 (9) 사이의 인의 이동은 발생하지 않으므로 접촉저항은 낮아진다.
따라서, 이 경우의 구조에서는 제1 폴리사이드배선(4)와 제2 폴리사이드배선(12)의 접촉저항은 도 9에 도시한 종래의 반도체장치의 구조보다 낮게 할 수 있다.
또, 도 10의 종래의 반도체장치의 구조에서는 개구부를 형성할 때 층간절연막(7)과 제1 텅스텐실리사이드층(6)의 양쪽을 에칭해야만 했던 것에 반해 도 2의 구조에서는 층간절연막(7)의 에칭만으로 실현가능하기 때문에 제조가 용이하고 또한 저코스트인 것으로 된다.
이와 같이, 본 실시예에서는 제1 폴리사이드배선에 제2 폴리사이드배선을 접속할 때 층간절연막에 형성되는 개구부의 폭을 제1 폴리사이드배선의 폭보다 크게 되도록 설정했으므로, 폴리사이드배선끼리를 실질적으로 낮은 접촉저항으로 접속할 수 있고, 또 개구부를 형성할 때 층간절연막만을 에칭하면 좋으므로, 에칭공정이 간략화되고 제조가 용이하며 코스트적으로도 저렴하게 된다.
실시예 2
그러나, 상술한 실시예 1에 있어서의 반도체장치의 구조에 있어서, 하지절연막(2)가 생략되고 게이트절연막(3)과 층간절연막(7)로서 모두 산화막이 선택된 경우, 도 3에 도시한 바와 같이 개구부(8A)가 실리콘기판(1)까지 도달하고 제2 폴리사이드배선(12)와 실리콘기판(1)이 전기적으로 단락될 우려가 있다.
그래서, 본 실시예에서는 이와 같은 경우에는 게이트절연막(3)을 SiON(또는 SiN)으로 이루어지는 게이트절연막(3A)로 변경하고, 개구부(8A)를 형성할 때의 층간절연막(7)의 에칭을 예를 들면 플루오르화 탄소계 가스에 의한 플라즈마에칭과 같이 SiON(또는 SiN)에 대한 산화막의 에칭레이트의 선택비가 높은 프로세스로 실행하도록 한다.
이와 같이 하는 것에 의해, 도 4에 도시한 바와 같이 실리콘기판(1)과 제2 폴리사이드배선(12)의 단락을 회피할 수 있다.
이와 같이, 본 실시예에서는 하지절연막이 생략되고 게이트절연막과 층간절연막으로서 모두 산화막이 선택된 경우에도 게이트절연막으로서 SiON(또는 SiN)을 사용하고, 개구부형성시의 층간절연막의 에칭을 SiON(또는 SiN)에 대한 산화막의 에칭레이트의 선택비가 높은 프로세스에 의해 실행하므로, 실리콘기판과 제2 폴리사이드배선이 단락하는 일은 없다.
실시예 3
도 5는 본 발명의 실시예 3에 의한 반도체장치를 도시한 평면도, 도 6은 그 단면도이다. 각 도면에 있어서 도 1 및 도 2와 대응하는 부분에는 동일부호를 붙이고 그 상세한 설명을 생략한다.
실리콘기판(1)상에 하지절연막(2)를 형성하고, 하지절연막(2)상에 게이트절연막(3)을 형성하고, 게이트절연막(3)상에 제1 폴리사이드배선(4)를 형성하는 것은 상기 실시예와 마찬가지이지만, 본 실시예에서는 제1 폴리사이드배선(4)를 형성할 때 동시에 제1 폴리사이드배선(4)의 중앙부근에 게이트절연막(3)까지 도달하는 제2 개구부로서의 관통구멍(13)을 형성한다.
그리고, 제1 폴리사이드배선(4)를 피복하도록 해서 층간절연막(7)을 게이트절연막(3)상에 형성하고, 이 층간절연막(7)에 에칭에 의해 제1 폴리사이드배선(4)의 제1 텅스텐실리사이드층(6)의 상부에 이르는 제1 개구부로서의 개구부(8)과 관통구멍(13)에 대응하는 제2 개구부를 형성한다.
다음에, 이 개구부(8) 및 관통구멍(13)을 거쳐서 제2 폴리사이드배선(12)와 제1 폴리사이드배선(4)를 접속한다. 여기에서는 제1 폴리사이드배선(4)와 제2 폴리사이드배선(12)는 개구부(8)내에서는 제1 텅스텐실리사이드층(6)의 상부의 일부가, 관통구멍(13)내에서는 제1 텅스텐실리사이드층(6) 및 제1 도프된 폴리실리콘층(5)의 쌍방의 측벽부가 각각 제2 도프된 폴리실리콘층(9)와 접촉하는 것에 의해 실질적으로 접속된다.
즉, 제2 개구부로서의 관통구멍(13)에 있어서 제1 폴리사이드배선(4)의 측벽부에서 실질적으로 제1 도프된 폴리실리콘층(5)와 제2 도프된 폴리실리콘층(9)가 접촉하고 있다.
따라서, 이 경우에도 제1 폴리사이드배선(4)와 제2 폴리사이드배선(12)는 도프된 폴리실리콘층(5) 및 (9)끼리에 의해 접촉하고 있으므로, 제1 도프된 폴리실리콘층(5)와 제2 도프된 폴리실리콘층(9)의 인농도차를 적게 해 두면, 쌍방의 도프된 실리콘층(5) 및 (9) 사이의 인의 이동은 발생하지 않기 때문에 접촉저항은 낮아진다.
따라서, 이 경우의 구조에서도 제1 폴리사이드배선(4)와 제2 폴리사이드배선(12)의 접촉저항은 도 9에 도시한 종래의 반도체장치의 구조보다 낮게 할 수 있다.
또, 개구부(8)의 형성은 층간절연막(7)의 에칭만으로 실현가능하므로 제조가 용이하고 또한 저코스트인 것으로 된다.
이와 같이, 본 실시예에서는 제1 폴리사이드배선에 제2 폴리사이드배선을 접속할 때, 층간절연막에 형성되는 개구부 이외에 제1 폴리사이드배선의 중앙부근에 관통구멍을 마련했으므로 폴리사이드배선끼리를 실질적으로 낮은 접촉저항으로 접속할 수 있고, 또 개구부를 형성할 때 층간절연막만을 에칭하면 좋으므로 에칭공정이 간략화되고 제조가 용이하며 코스트적으로도 저렴하게 된다. 또, 관통구멍은 제1 폴리사이드배선(4)를 형성할 때 동시에 형성할 수 있으므로 코스트는 종래의 구조와 변함없다.
또, 상술한 하지절연막이 생략된 경우의 제2 폴리사이드배선과 실리콘기판이 전기적으로 단락하는 문제는 본 실시예에서도 실시예 1과 마찬가지인 수단에 의해 회피할 수 있다.
실시예 4
도 7은 본 발명의 실시예 3에 의한 반도체장치를 도시한 평면도, 도 8은 그의 단면도이다. 각 도면에 있어서, 도 1 및 도 2와 대응하는 부분에는 동일부호를 붙이고 그 상세한 설명을 생략한다.
실리콘기판(1)상에 하지절연막(2)를 형성하고, 하지절연막(2)상에 게이트절연막(3)을 형성하고, 게이트절연막(3)상에 제1 폴리사이드배선(4)를 형성하고, 제1 폴리사이드배선(4)를 피복하도록 해서 층간절연막(7)을 게이트절연막(3)상에 형성하고, 이 층간절연막(7)에 개구부(8)을 형성하는 것은 상기 실시예와 마찬가지이지만, 본 실시예에서는 개구부(8)을 제1 폴리사이드배선(4)를 벗어나도록 형성한다.
이것에 의해, 제1 폴리사이드배선(4)의 측벽부에서 제1 도프된 폴리실리콘층(5)와 제2 도프된 폴리실리콘층(9)가 접촉하게 된다.
따라서, 이 경우에도 제1 폴리사이드배선(4)와 제2 폴리사이드배선(12)는 도프된 폴리실리콘층(5) 및 (9) 끼리에 의해 접촉하고 있으므로, 제1 도프된 폴리실리콘층(5)와 제2 도프된 폴리실리콘층(9)의 인농도차를 적게 해 두면 쌍방의 도프된 실리콘층(5) 및 (9) 사이의 인의 이동은 발생하지 않으므로 접촉저항은 낮아진다.
따라서, 이 경우의 구조에서도 제1 폴리사이드배선(4)와 제2 폴리사이드배선(12)의 접촉저항은 도 9에 도시한 종래의 반도체장치의 구조보다 낮게 할 수 있다.
또, 개구부(8)의 형성은 층간절연막(7)의 에칭만으로 실현가능하므로, 제조가 용이하고 또한 저코스트인 것으로 된다.
이와 같이, 본 실시예에서는 제1 폴리사이드배선에 제2 폴리사이드배선을 접속할 때 층간절연막에 형성되는 개구부를 제1 폴리사이드배선을 벗어나도록 형성하므로, 폴리사이드배선 끼리를 실질적으로 낮은 접촉저항으로 접속할 수 있고, 또 개구부를 형성할 때 층간절연막만을 에칭하면 좋으므로, 에칭공정이 간략화되고 제조가 용이하며 코스트적으로도 저렴하게 된다.
또, 상술한 하지절연막이 생략된 경우의 제2 폴리사이드배선과 실리콘기판이 전기적으로 단락하는 문제는 본 실시예에서도 실시예 1과 마찬가지인 수단에 의해 회피할 수 있다.
실시예 5
또한, 상술한 각 실시예에서는 실리콘층으로서 도프된 폴리실리콘층을 사용한 경우에 대해서 설명했지만, 이것에 한정되는 것은 아니고 마찬가지의 효과가 얻어지면 그 밖의 실리콘층 예를 들면 도프된 비정질실리콘층을 사용해도 좋다.
또, 실리사이드금속층으로서 텅스텐 실리사이드층을 사용한 경우에 대해서 설명했지만, 이것에 한정되는 것은 아니고 마찬가지의 효과가 얻어지면 그 밖의 예를 들면 질화티탄, 텅스텐 또는 그 복합막 등의 금속 등을 사용해도 좋다.
이상과 같이, 본 발명의 제1의 발명에 의하면, 반도체기판상에 형성되고 여러개의 배선층으로 이루어지는 제1 배선, 이 제1 배선상에 형성되고 이 제1 배선의 여러개의 배선층의 적어도 하층에 이르는 개구부를 갖는 절연막 및 이 절연막상에 형성되고 개구부를 거쳐서 접속되는 여러개의 배선층으로 이루어지는 제2 배선을 구비하고, 개구부내에서 제1 배선의 여러개의 배선층과 제2 배선의 여러개의 배선층의 하층끼리가 제1 배선의 측벽부에서 접촉하므로, 제1 및 제2 배선끼리의 접촉저항을 작게 할 수 있어 신호전달의 고속화가 가능하게 된다는 효과가 있다.
또, 본 발명의 제2의 발명에 의하면, 제1의 발명에 있어서 절연막의 개구부의 폭이 제1 배선의 폭보다 넓으므로, 제1 및 제2 배선 끼리를 실질적으로 낮은 접촉저항으로 접속할 수 있고, 또 개구부를 형성할 때 절연막만을 에칭하면 좋아 에칭공정이 간략화되고 제조가 용이하며 코스트적으로도 저렴하게 된다는 효과가 있다.
또, 본 발명의 제3의 발명에 의하면, 제1의 발명에 있어서 절연막의 개구부가 제2 배선에서 제1 배선의 여러개의 배선층의 상층에 이르는 제1 개구부와 제1 배선의 여러개의 배선층의 상층에서 하층에 이르는 제2 개구부로 이루어지므로, 제1 및 제2 배선 끼리를 실질적으로 낮은 접촉저항으로 접속할 수 있고, 또 개구부를 형성할 때 절연막만을 에칭하면 좋아 에칭공정이 간략화되고 제조가 용이하며 코스트적으로도 저렴하게 된다는 효과가 있다.

Claims (3)

  1. 반도체기판상에 형성되고 여러개의 배선층으로 이루어지는 제1 배선,
    상기 제1 배선상에 형성되고 상기 제1 배선의 여러개의 배선층의 적어도 하층에 이르는 개구부를 갖는 절연막 및
    상기 절연막상에 형성되고 상기 개구부를 거쳐서 접속되는 여러개의 배선층으로 이루어지는 제2 배선을 구비하고,
    상기 개구부내에서 상기 제1 배선의 여러개의 배선층과 상기 제2 배선의 여러개의 배선층의 하층끼리가 상기 제1 배선의 측벽부에서 접촉하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서,
    상기 절연막의 개구부의 폭이 제1 배선의 폭보다 넓은 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서,
    상기 절연막의 개구부가 상기 제2 배선에서 상기 제1 배선의 여러개의 배선층의 상층에 이르는 제1 개구부와 상기 제1 배선의 여러개의 배선층의 상층에서 하층에 이르는 제2 개구부로 이루어지는 것을 특징으로 하는 반도체장치.
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