KR910006370B1 - 반도체소자의 접속구멍형성방법 - Google Patents
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Abstract
내용 없음.
Description
제1a도 내지 제1d도는 본 발명의 접속구멍형성방법에 따른 접속구멍형성과정을 도시해 놓은 단면도.
제2도는 접속구멍을 이용해서 형성한 다층배선의 단면도.
제3도는 본 발명에 따른 방법의 다른 실시예를 도시해 놓은 단면도.
제4도는 접촉구멍의 칫수에 대한 배선층의 피복율을 도시해 놓은 도면.
제5도는 종래의 접속구멍을 이용해서 형성한 다층배선의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기관 2 : 열산화막
3 : 제1배선층 4 : 층간절연막
5 : 레지스트 6 : 패턴
8 : 투시구멍 9 : 오목부
10 : 수직부 11,12 : 각이진 부분
13 : 테이퍼 14 : 제2배선층
15 : p도전형 기판 16 : 매립층
17 : 에피택셜층 18 : 분리영역
19 : 선택산화층 20 : Deep N+층
24 : 산화규소피막
본 발명은 반도체소자에 있어서 필수불가결한 컨텍트홀(contact hole) 또는 스로우홀(through hole)의 형성에 관한 것으로, 특히 배선금속층의 피복층을 개선하는 것에 관한 것이다.
초 LSI로 대표되는 것으로소 고기능화 및 고집적화를 들 수 있는 바, 최근의 반도체소자, 특히 집접회로소자는 이러한 고기능화 및 고집적화를 지향하고 있기 때문에 미세패턴형성이 더욱 중요한 요소로 되어 있다.
한편, 상기 고기능화 및 고집적화에 부가되어 집적회로 소자 등에서는 다층배선이 필요하게 되는 바, 이 배선간에 배치되게 되는 층간절연물층에도 당연히 여러 가지의 개량이 이루어져 왔으며, 또 이것에 필요불가결한 스로우홀 형성수단도 마찬가지로 발전되어 왔다.
이 스로우홀형성에 필요한 기술로서는 종래로 부터 사용되었던 등방성 에칭기술에 이방성 에칭기술을 부가해서 사용하는 기술이 최근 적용되고 있으며, 또 그 하나로서 RIE(Reactive Ion Etching)법이 잘 알려져 있는 바, 이 RIE법은 오버에칭시에 사이드 에칭량이 적게 됨과 더불어 좋은 에칭제어성을 갖는다는 우수한 특성을 갖추고 있기 때문에 널리 이용되고 있다.
따라서, 상기한 RIE법으로 스로우홀 또는 컨택홀(이하 접속구멍이라 칭함)을 설치하는 것이 일반적이지만 이와 같은 RIE법으로는 접속구멍을 형성하게 되면 접속구멍의 벽면이 거의 수직에 가까운 형상으로 형성되기 때문에 접속구멍에 퇴적되는 배선금속층이 그 벽면에서 층별로 나누어지는 것이 쉽게 발생하게 되는 바, 이러한 이유에서 제2배선금속층의 피복성(coverage)을 양호하게 하여 이 배선이 끊어지게 되는 것을 방지해 주기 위해 접속구멍에 45°∼55°의 테이퍼를 형성하는 것이 필요하게 된다.
그러나 층간 절연막으로 P-SiO(플라즈마 SiO)를 이용한 경우에는 포토레지스트와의 선택비, 에칭속도 및 에칭상태의 안정성 등에 의해 테이퍼각도가 70°∼80°로 되기 때문에 제2배선층의 막두께가 이른바 필드부분의 막두께의 15%∼30%로 밖에 안되고, 또 동작전류의 집중등에 의해 발생하게 되는 전기이주(electromigration)에 의해서도 단선이 발생하게 됨으로써 단선발생율도 높게 된다. 따라서 RIE법을 이용해서 미세화를 도모한 접속구멍에 대해서는 테이퍼가 필요한 것으로 되기 때문에 포토레지스트를 어느 정도 두껍게 해야만 하는데, 이 두께가 1.0㎛ 이상으로 되게 되면 포토레지스트의 후퇴에 의해 에칭칫수의 오차(dispersion)가 커지게 되므로 미세화에 큰 난점으로 되게 된다.
또한, 제5도에 도시된 바와 같이 접속구멍의 입구 부근에 등방성에칭을 실행한 다음 RIE법으로 구멍을 뚫어서 실효적인 구멍의 깊이를 감소시켜 주는 방법도 실시되고 있다.
즉 반도체기판(30) 표면에 절연물층(31)을 피복하고, 이 절연물층(31)에 제1배선금속층(32)을 입혀 붙인 후 여기에 제2배선금속층(37)의 층간절연물층(38)을 설치한다. 그리고 여기에 1배선금속층(32)이 노출되도록 투시구멍(34)을 설치하는데, 여기서 투시구멍(34)을 형성할 경우에는 우선 이 투시구멍(34)의 형성 예정위치에 등방성 식각수단으로 凹부(36; 이하 오목부라 칭함)를 형성한 후 RIE법으로 수직부(35)를 식각해서 투시구멍(34)을 얻는 방법을 채용하고 있다.
이상 설명한 바와 같이 반도체소자의 고기능화 또는 고집적화에 불가결한 기술요인인 미세화가 진행되어 접속구멍의 칫수가 작아지게 되면, 여기에 통상의 스퍼터법으로 퇴적시킨 배선금속층이 그 섀도우잉 효과(shadowing effect)에 의해 측벽위치에서의 두께에 차이가 발생하게 되어 층별로 나누어지는 것이 발생하기 쉽게 된다. 따라서 상술한 바와 같이 접속구멍에 테이퍼를 형성하는 수법을 채용하고 있는 바, 이 테이퍼의 형성시에 있어서는 테이퍼형성시에 RIE법을 이용하기 위해 층간절연물층에 대해 마스크재료로 되는 포토레지스트층의 식각속도선택비를 비슷하게 해주게 되면 이 포토레지스트층이 식각된 양만큼 레지스트페턴이 후퇴해서 접속구멍의 벽면에 테이퍼가 생기게 되지만, 이때 이 식각의 진행에 수반되어 포토레지스트막의 두께도 급속히 감소하게 됨으로써 핀홀(pin hole)이 발생해서 배선금속층끼리 단락(short)되게 되고, 또 레지스트패턴의 후퇴를 이용함에 따라 접속구멍 칫수의 오차도 커지게 된다는 난점이 있게 된다.
또한 제5도에 도시된 바와 같이 등방성식각법과 이방성식각법을 조합시킨 방법을 사용하게 되면 등방성 식각법에 의한 몫만큼 배선금속층의 퇴적시에 접속구멍의 크기가 감소해서 피복성이 개선되지만 수직부에 입혀 붙이는 배선금속층의 두께가 얇게 된다는 난점을 피할 수 없게 되고, 또 이 등방성식각의 깊이가 RIE법에 의한 식각의 깊이보다 크게 되면 등방성식각에 의해서 형성되는 수직부분이 크게 되어 여기서는 피복성이 나쁘게 된다.
이에, 본 발명은 상기한 난점을 극복하기 위해 발명된 것으로, 접속구멍의 새로운 제조방법을 제공하고, 특히 제2배선금속층의 피복성을 개선하고자 함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 접속구멍을 형성하기 위한 절연물층에 식각마스크로서 포토레지스트층을 피복한 후 동방성식각을 시행해서 오목부를 설치하고, 이어 이방성식각으로 투시구멍을 설치하게 되는데, 여기서는 이방성식각으로 오목부보다 지름이 작으면서 거의 수직인 벽면이 그 대부분을 구성하고 있는 투사구멍을 형성하고, 오목부와 수직부의 경계 및 투시구멍의 입구에 형성되는 각이진 부분을 이방성식각수단으로 제거해서 테이퍼를 형성하도록 하는 방법을 채용한다.
반도체소자에 있어서 접속구멍을 필요로 하는 경우는 반도체기판 표면으로부터 내부를 향해서 불순물을 도입해서 설치하게 되는 기능소자에 대한 전극형성과, 다층배선간을 접속하는 경우로, 여기서 다층배선간을 접속하기 위해 다층배선에 접속구멍을 형성할 경우에는 절연물층에 인접해서 형성되는 제1배선층을 다른 절연물층(통상 비도우프된 CVD(undoped CVD)막)으로 매설하고, 이 CVD막을 제거해서 상기 제1배선층을 노출시킴으로써 접속구멍을 형성하게 된다.
또한 상기 제1배선층으로는 도전성 금속을 스퍼터링법 등으로 폭 2㎛, 두께 0.8㎛ 정도 퇴적시켜서 그 단면을 거의 직방체로 구성하고, 여기에 상술한 바와 같은 비도우프된 CVD막을 퇴적시키게 되는바, 여기서 이 직방체의 각이진 부분의 부근에 퇴적되어진 CVD막의 기계적강도는 비교적 약하게 되는데 이것은 소정의 방향성을 갖는 이온을 퇴적시키는 경우에는 직방체의 측면에는 퇴적시키기가 어렵고 또 각이진 부분에서 퇴적시키고자 하게 되면 새도우잉효과를 피할 수 없기 때문으로 이와 같은 이유에 의해 직방체의 각이진 부분의 부근에 퇴적된 CVD막 강도는 약하게 된다.
한편, 바이폴러형 트랜지스터에 있어서는 그 베이스, 에미터간의 거리가 큼에 따라 이 바이폴러형 트랜지스터의 동작시에 이 거리가 큰 베이스, 에미터 사이에 용량이 갖춰지게 됨으로써 동작속도가 저하되게 되는바, 이러한 문제를 극복하기 위해 자기정합법등을 적용하여 그 거리를 좁게 함과 더불어, 그 베이스전극 및 에미터전극을 형성하는 경우에 이방성 식각수단을 적용하여 트인구멍의 길이를 짧게하는 것 외에 실리사이드(silicide)층 및 다결정규소층을 이 트인구멍에 충천하고, 또 이 트랜지스터부분과 떨어진 위치에 실제적인 접속구멍을 형성하는 수법도 채용되고 있다.
그러나 본 발명에서는 이와 같은 복잡한 공정을 피하고 상기한 바와 같이 식각수단을 사용하는 것을 구분해서 실행하는 바 즉 다층배선용의 접속구멍형성시에 최초에 실시하게 되는 등방성식각수단에 의해서 얻어지게 되는 오목부의 지름이 크게 되면 상기 직방체에 인접하는 CVD막에 발생하게 되는 강도가 약한 부분에 근접 또는 접촉되게 이 CVD막에 핀홀이 형성되게 되므로 이 등방성식각수단의 정도를 작게하여 즉 투시구멍의 거의 1/3 이내로 억압하여 이 핀홀에 의한 난점을 방지하게 된다.
또한 상기 바이폴러형 트랜지스터에서는 반도체기판표면에 인접하게 입혀 붙인 CVD막에 형성하게 되는 투시구멍에 도전성 금속층이 퇴적되게 되지만 이 CVD막의 두께는 1㎛ 정도로 된다. 그리고 에미터 및 베이스간의 거리는 최소한으로 좁게 하는 것이 필요하므로 상기 투시구멍의 입구부근을 구성하는 오목부의 깊이는 얕게 해야만 하는 바 즉 이 오목부의 깊이는 다층배선이 구비된 소자에 형성하게 되는 접촉구멍과 마찬가지로 투시구멍의 깊이의 약 1/3이 적당하게 된다.
이와 같이 접속구멍으로 되는 투시구멍의 주벽을 구성하는 수직부는 상기한 바와 같이 제1배선층 및 반도체기판에 불순물을 도입해서 형성하는 영역에 인접한 것으로 되지만 본 발명에서는 이들을 절연물층의 아랫층이라고 통일한다.
다음에 오목부의 형성에 이어서 이방성식각공정으로 배선층과 베이스, 에미터 및 켈렉터 등과 같이 CVD법에 의해 얻어지게 되는 절연물층의 아랫층에 대해서 거의 수직인 주벽을 갖는 투시구멍을 형성하고, 이어 이 결과에 의해 얻어지게 되는 오목부와 수직부의 경계 및 오목부의 열려진 면에 형성된 각이진 부분은 이방성식각수단으로 제거함으로써 이 투시구멍에 테이퍼를 형성하게 된다.
이에 따라, 여기에 퇴적되게 되는 도전성 금속층의 피복율 등이 개선되게 되는 바 이를 아래의 표 1에 나타내었다.
[표 1]
표 1에서 애스펙트(aspect)비는 제2도 및 제5도에 도시된 바와 같이 절연물층의 아랫층으로부터 절연물층의 윗면 까지의 거리를 B, 또 절연물층의 아랫층 표면에서의 투시 구멍지름을 A로 했을 때 B/A의 값을 나타낸 것이고, 접속구멍도통확률은 소정의 형상을 구비한 1개의 접속구멍을 얻을 수 있는 확률을 표시한 것이며, 완성칫수에서는 오차가 2σ로 표시되어 있다. 또한 본 발명은 배선층 피복율에서는 제5도에 도시된 종래예보다 우수하고, 완성칫수는 60°테이퍼된 종래예보다 우수하며 또 핀홀수도 적음으로 본 발명에 따른 방법은 어떠한 면에서도 종래예보다 우수한 특성을 갖고 있음을 알 수 있다.
이하 도면을 참조해서 본 발명의 실시예를 상세히 설명하는데, 종래의 기술과 중복되는 부분도 새로운 번호를 붙여 나타내었다.
제1a도 내지 제1d도는 다층배선이 배설된 반도체 소자의 층간절연막에 접속구멍을 설치하는 예를 도시해 놓은 것으로, Si 반도체가판(1)에 열산화막(2)을 입혀 붙이고 여기에 제1도전성 금속층(Al, Al-Si 혹은 Al-Si-Cu)(3)을 설치한 다음 층간절연막(4)으로서 산화규소를 CVD법으로 2.5㎛형성한다. 이어 평탄화용 레지스트를 피복한 후 RIE 법으로 에칭백(Etching Back)을 시행해서 표면이 거의 평탄해지도록 한다. 그런데, 여기서 상기 산화규소막(4)의 최종적인 막두께는 소위 필드에 대응하는 위치에서 2.3㎛이고, 제1도전성 금속층(3)에 대응하는 위치에서는 1.5㎛로 된다.
이어서 제1a도에 도시된 바와 같이 제1도전성 금속층(이하 배선층이라 함)(3)에 대응하는 위치의 포토레지스트에 접속구멍용 패턴(6)을 설치하고 이것을 마스크로해서 불화암모늄(NH4F)에 잠기도록 담가서 깊이가 0.4㎛로 될 때까지 등방으로 식각한 후 물로 세척하고 통상의 방법으로 건조를 실시한다.
이어 포토레지스터를 마스크로 한 RIE법으로 이방성에칭을 시행하는 바[제1b도], 이 RIE법의 사용시에는 통상의 평행평판전극형의 장치를 적용하면서 조건으로 CF4, 20 SCCM, O2, 10 SCCM, 압력 1.2Pa, RF 전력 350W를 사용하고, 이 트인구멍의 형성후에는 포토레지스트(5)를 탄화제거해서 제1c도를 얻게 된다.
이 결과 투시구멍(8)은 그 열린면 부근을 구성하는 오목부(9)와, 제1배선층(3)에 접속되면서 상기 오목부(9)보다 지름이 작은 수직부(10)가 얻어지게 되며, 더욱이 상기 오목부(9)의 깊이를 전체의 거의 1/3 이내로 하는 것은 상기의 과정을 통해서 이루어지게 된다. 한편, 상기 오목부(9)와 수직부(10)의 경계에 각이진 부분(11)이 형성됨과 더불어 오목부(9)의 열린면에도 각이진 부분(12)이 형성되게 되지만 이것은 상기한 RIE법을 사용한 경우와 마찬가지의 조건으로 산화규소층(4)을 다시 에칭백하여 이 각이진 부분(11,12)을 제거함으로써 테이퍼(13)가 얻어지게 된다.
다음 평행하면서도 넓게 된 산화규소층(4)에서 Al-Al-Si 또는 Al-Si-Cu등의 제2배선층(14)을 스퍼터링법 등으로 이 투시구멍(8)에 충전시킴과 더불어 산화규소층(4)에도 퇴적시킴으로써 제2도에 도시된 바와 같은 단면구조가 얻어지게 된다.
이하 제3도에 도시된 바이폴러트랜지스터의 예에 대해서 설명한다.
불순물로 봉소(원소기소 B)를 함유해서 ㎰가 20∼50Ω㎝인 P도전형의 반도체기판(15) 표면의 소정위치에 반대 도전형의 불순물을 이온주입법 또는 확산법으로 도입해서 영역을 설치하는데 이것은 바이폴러형 트랜지스터의 컬렉터층으로 되는 매입층(16)에 해당되는 것이다.
이어, 이 P도전형의 반도체기판(15)에 ㎰가 0.5∼0.6Ω㎝인 N-도전형의 에피택셜층(17)을 두께 2㎛로 퇴적해서 반대 도전형의 불순물영역을 완전히 매입하게 되는데, 여기서 에피택셜층(17)의 불순물원소로는 인(원소기호P)을 이용하고 있으며, 다음에 매입층(16)에는 1019atoms/cc정도의 안티몬(원소기호 Sb)을 도입해서 완성하게 된다.
그리고 상기 N-에피택셜층(17)에 섬영역을 형성하기 위해 P+분리영역(18)을 이 에피택셜층 표면에 입혀 붙인 BSG피막(도시되지 않음)으로 1019atoms/cc정도의 붕소를 고상(固相) 확산시킴으로써 섬영역을 형성한다.
이어 이 분리영역(18)의 완성후에는 선택산화층(19)을 통상의 방법에 따라 설치하게 되는바, 즉 이 분리영역(18)과 선택산화층(19)에 의해 감싸진 섬영역내에 형성되어 컬렉터접점으로 되게 되는 Deep N+, P베이스층 및 N+에미터층의 예정위치로 질화규소층으로 이루어진 마스크를 입혀 붙인후 산소분위기 하에서 산화시켜서 이른바 LOCOS(Local Oxidation of Silicon)산화층(19)을 형성한다. 이어, 상기 마스크를 제거한 다음 포토레지스트를 마스크로 하는 이온주입을 실행하여 Deep N+형성 예정위치에 도입하고, 이어 열처리를 시행해서 매입층(16)과의 도통을 도모하여 Deep N+층(20)을 설치한다.
다음에 베이스층의 형성으로 이행되는데, 우선 레지스트를 마스크로 하는 이온주입법으로 붕소를 도입해서 최종적으로 에미터를 감싸는 부분(21)을 8×1017atoms/cc, 또 접속구멍을 형성하게 되는 부분(22)은 1019atoms/cc 오더(order)로 하고, 이 베이스층(21)에는 비소(원소기호 As)을 이온주입법으로 도입해서 비소가 1.5×1020atoms/cc 포함된 에미터층(23)을 형성한다.
또한 CVD법으로 산화규소피막(24)을 적층해서 설치한 다음 상기의 접속구멍형성공정으로 이행하게 되는 바 Deep N+층(20), P+베이스층(22) 및 에미터층(23)에 대응하는 CVD피막(24)의 열린곳의 지름은 이 순서대로 약 2㎛, 1.5㎛ 및 0.8㎛로 되고, P+베이스층의 열린곳과 에미터층(23)의 열린곳의 중심사이는 거의 2㎛로 된다.
제3도시에서는 접속구멍을 형성하는 것으로, 등방성식각수단에 의해서 얻어진 오목부 및 이방성식각수단에 의해 설치되는 수직부는 모두 점선으로 도시하였으며 각이진 부분을 제거하기 위해 사용되는 RIE법에 의한 에칭백에 의해서 형성되는 테이퍼부(25)만을 도시해 놓았다.
또 반도체소자로서는 최종의 패시베이션층으로 PSG 또는 SIN 층을 설치해서 완성하게 된다.
이상 설명한 바와 같이 본 발명의 방법에 따라 접속구멍을 설치해 주게 되면, 여기에 퇴적되는 배선층의 피복성이 현저하게 개선되게 된다. 제2도 및 제3도에는 본 발명에 의해 형성되는 접속구멍을 제5도에는 종래 방법으로 등방성 및 이방성 식각법을 조합시켜서 형성시킨 접속구멍의 각각의 피복성을 도시해 놓은 것이고, 또 이 피복성을 나타내는 지표로서는 절연물층의 평탄한 위치에서의 막두께(T)와 가장 얇은 부분의 두께(t)와의 비(t/T), 즉 배선층 피복율로서 나타내었는 바, 이 피복율과 접속구멍의 애스팩트비(B/A)간에는 제4도에 나타낸 바와 같이 변화가 있게 된다.
제4도에서, 곡선(1)은 본 발명에 대응되는 것이고, 곡선(2)은 제5도에 도시된 종래예에 대응되는 것이며, 곡선(3)은 도시되어 있지 않았지만 포토레지스트의 후퇴를 이용해서 접속구멍의 주벽전면에 테이퍼를 형성한 경우에 대한 결과를 도시해 놓은 것으로, 도면에 따르면 곡선(1) 및 곡선(2)은 어떤 접속구멍이 좁거나 또는 깊은가에 따라서 피복율은 마찬가지로 저하되게 되지만 그 차이는 분명하게 나타나게 된다.
한편, 곡선(3)에서는 본 발명에 의한 것보다 다소 피복성이 우수한 것으로 나타나 있지만 표1에 도시된 바와 같이 완성칫수(A)의 오차가 크고, 또 포토레지스트의 막두께가 감소하게 됨으로써 피홀율도 높아지게 된다. 반면에, 이에 대한 본 발명에 따른 방법에서는 배선층의 피복성이 테이퍼 에칭과 마찬가지로 우수함은 물론 가공칫수의 정밀도는 RIE법에 의한 경우와 근사하게 되는 높은 제어성이 얻어지게 된다.
또한, 트인구멍의 형성후의 에칭백공정을 실행하기 위한 RIE 공정에 의해서 접속구멍의 바닥부에 쌓인 포토레지스트에 의한 오염물이 제거되므로 도통확률이 향상된다는 이점도 있게 된다.(표 1)
이상과 같이 본 발명에 의한 방법은 양산상의 효과가 대단히 크다는 특징을 갖고 있다.
Claims (1)
- 반도체기판에 적층된 절연물층을 제거시킴으로써 얻어지게 되는 투시구멍(8)에 의해 노출되게 되는 이 절연물층의 아랫층(3)에 전도성 금속층(4)을 퇴적시키는 경우에 상기 절연물층표면에 오목부(9)를 설치하고, 이 오목부(9) 안쪽으로 상기 절연물층의 아랫층(3)에 도달하게 되는 투시구멍(8)을 형성시킨 후에 다시 이방성 식각 처리를 시행하도록 되어 있는 것을 특징으로 하는 접속구멍의 형성방법.
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