JPS61187332A - スル−・ホ−ルの形成方法 - Google Patents
スル−・ホ−ルの形成方法Info
- Publication number
- JPS61187332A JPS61187332A JP2765685A JP2765685A JPS61187332A JP S61187332 A JPS61187332 A JP S61187332A JP 2765685 A JP2765685 A JP 2765685A JP 2765685 A JP2765685 A JP 2765685A JP S61187332 A JPS61187332 A JP S61187332A
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- JP
- Japan
- Prior art keywords
- wiring
- insulating film
- hole
- interlayer insulating
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスルー・ホールの形成Ｃ二係り、特（：半導体
集積回路素子製造の多層配縁（二おける上部と下部の配
＋１！！を接続するための層間絶縁膜のスルー・ホール
形成ｆ二関する。
集積回路素子製造の多層配縁（二おける上部と下部の配
＋１！！を接続するための層間絶縁膜のスルー・ホール
形成ｆ二関する。
多層配線技術は半導体集積回路素子の製造Ｃ二不可欠な
技術である。この多層配線工程の１っＣ：、層間絶縁膜
を挾んで、１部配線と下部配線間を接続するための、ス
ルー・ホールと呼ばれている下部配線上の層間絶縁膜（
二六をあける工程がある。
技術である。この多層配線工程の１っＣ：、層間絶縁膜
を挾んで、１部配線と下部配線間を接続するための、ス
ルー・ホールと呼ばれている下部配線上の層間絶縁膜（
二六をあける工程がある。
従来この工程は湿式エツチングＣ二よって行われていた
が、半導体集積回路素子の高集積化（二伴なう微細加工
の必要性から、今日、微細加工上限界を有する湿式エツ
チングから、ドライ・エツチングを用いる方法Ｃ二変っ
てきている。
が、半導体集積回路素子の高集積化（二伴なう微細加工
の必要性から、今日、微細加工上限界を有する湿式エツ
チングから、ドライ・エツチングを用いる方法Ｃ二変っ
てきている。
第３Ｓｌ二示すよう（二、ドライ・エツチングのスルー
・ホール３０は一般（二（Ａ）のように断面形状が急峻
なものＣ：なる。１は下部配線、２は層間絶縁膜、４は
下部配線であり、スルー・ホール３０形成後ＣＢ＞のよ
うシニ上部配朦４を形成すると、一般に側面のカバリン
グは悪いため上部配Ｓ膜厚が急峻な部分αで薄くなって
しまう。
・ホール３０は一般（二（Ａ）のように断面形状が急峻
なものＣ：なる。１は下部配線、２は層間絶縁膜、４は
下部配線であり、スルー・ホール３０形成後ＣＢ＞のよ
うシニ上部配朦４を形成すると、一般に側面のカバリン
グは悪いため上部配Ｓ膜厚が急峻な部分αで薄くなって
しまう。
上述のようＣ：、急峻な部分で配縁膜厚が薄くなってい
るため、この上部配線のコンタクト・ホール部（５０）
における断線不良が多い。
るため、この上部配線のコンタクト・ホール部（５０）
における断線不良が多い。
本発明は、半導体集積回路素子の品質を向上丁今ため、
この望ましくない、スルー・ホールの形成劣改善するも
のである。
この望ましくない、スルー・ホールの形成劣改善するも
のである。
ドライ・エツチングＣ二は、′＠２図Ｃ二示すような２
つのエツチングモード、すなわち、（Ａ）異方性モード
と（Ｂ）等方性モードがある。異方性モードとは、レジ
スト等のマスク５の寸法と同一寸法で層間絶縁＠２等の
被エツチング物質をエツチングするモードであり、エツ
チング後の断面形状は急峻なものとなる。等方性モード
では、マスクに覆われた部分の被エツチング物質の一部
がエツチングされる、いわゆるサイドエッチ現象が生じ
、エツチング後の断面形状は、マスク寸法より大きく、
なだらかなものとなる。
つのエツチングモード、すなわち、（Ａ）異方性モード
と（Ｂ）等方性モードがある。異方性モードとは、レジ
スト等のマスク５の寸法と同一寸法で層間絶縁＠２等の
被エツチング物質をエツチングするモードであり、エツ
チング後の断面形状は急峻なものとなる。等方性モード
では、マスクに覆われた部分の被エツチング物質の一部
がエツチングされる、いわゆるサイドエッチ現象が生じ
、エツチング後の断面形状は、マスク寸法より大きく、
なだらかなものとなる。
本発明では、上述のドライ・エツチング（二おける２つ
のエツチングモードな巧みＣ：利用し、まス、等方性モ
ードで層間絶縁膜を途中までエツチングし、次に残りの
層間絶縁膜を異方性モードでエツチングすることＣ：よ
り、スルー・ホールを形成する。
のエツチングモードな巧みＣ：利用し、まス、等方性モ
ードで層間絶縁膜を途中までエツチングし、次に残りの
層間絶縁膜を異方性モードでエツチングすることＣ：よ
り、スルー・ホールを形成する。
第１図の実施例の（Ｄ）のよう（二、スルー・ホールは
周辺１１がなだらかであり、しかも上部配線４の接触面
積は広がらない断面形状となる。
周辺１１がなだらかであり、しかも上部配線４の接触面
積は広がらない断面形状となる。
＄１図（Ａ）〜（Ｄ）に本発明の実施例のスルー・ホー
ル作製が示されており、以下説明する。
ル作製が示されており、以下説明する。
■ 図（Ａ） ＋：おいて一１層間絶縁膜２のスルー・
ホール形成部以外をマスク５で覆う。１が下部配線であ
る。
ホール形成部以外をマスク５で覆う。１が下部配線であ
る。
■ ｖ （Ｂ）ζ：おいて、ドライ・エッチの等方性エ
ッチのモードでｆ−間絶縁膜を途中までエツチングする
。穴の周辺１１はマスク寸法より大となりなだらかであ
る。
ッチのモードでｆ−間絶縁膜を途中までエツチングする
。穴の周辺１１はマスク寸法より大となりなだらかであ
る。
■ 図（Ｃ）において、ドライ・エツチングの異方性エ
ッチのモードで残りの１間絶縁膜２をエツチングする。
ッチのモードで残りの１間絶縁膜２をエツチングする。
異方性エッチＣ：よるスルーｅホール下部１２は急峻で
、その寸法は、マスク寸法と同じである。
、その寸法は、マスク寸法と同じである。
■ 同（Ｄ） ｌ二おいて、上部配線４を蒸着やスパッ
タ（二より形成する。
タ（二より形成する。
上記■■Ｃ二おいて、エツチングのモードの切換えが必
要であるか、これは、例えば平行平板型装置では、異方
度は反応ガスの種類、ガス圧力、出力等に依存するから
、それらの選択Ｃ二より容易に等方性（異方度小）と異
方性エラ？を切換えることができる。これは良く知られ
ていることであり、例えば、ガス圧力を増丁と等方性を
二、ガス圧力を下げる（二つれ異方度が増丁。
要であるか、これは、例えば平行平板型装置では、異方
度は反応ガスの種類、ガス圧力、出力等に依存するから
、それらの選択Ｃ二より容易に等方性（異方度小）と異
方性エラ？を切換えることができる。これは良く知られ
ていることであり、例えば、ガス圧力を増丁と等方性を
二、ガス圧力を下げる（二つれ異方度が増丁。
その他、円筒型ドライ・エツチング装置（：よる等方性
モードのエツチングと、平行平板型ドライ・エツチング
装置Ｃ二よる異方性モードのエツチングを利用すること
もできる。
モードのエツチングと、平行平板型ドライ・エツチング
装置Ｃ二よる異方性モードのエツチングを利用すること
もできる。
本発明【二よれば、以上のごとく、ドライ・エツチング
の等方性モードの使用ぽ二より、層間絶縁膜のスルー・
ホール部断面形状？なだらか（；シ、また次の異方性モ
ードのエツチング後ニより、下部配線Ｃ：おける上部配
線の接触面積は広がらずマスクの寸法で可能となる。こ
れＣ二より、第１図ＣＤ）のようＣ二重部配線の肉薄部
をなくすことができる。
の等方性モードの使用ぽ二より、層間絶縁膜のスルー・
ホール部断面形状？なだらか（；シ、また次の異方性モ
ードのエツチング後ニより、下部配線Ｃ：おける上部配
線の接触面積は広がらずマスクの寸法で可能となる。こ
れＣ二より、第１図ＣＤ）のようＣ二重部配線の肉薄部
をなくすことができる。
本発明はこれらのことから、半導体集積回路の高集積化
ン損なうことなく、スルー・ホール部（；おける上部配
線の断線不良を著しく減少させて品質？向上させるもの
である。
ン損なうことなく、スルー・ホール部（；おける上部配
線の断線不良を著しく減少させて品質？向上させるもの
である。
【図面の簡単な説明】
第１図（Ａ）〜（Ｄ）は本発明の実施例の工程図、第２
図（，４） ＣＢ）はそれぞれ異方性と等方性モード？
示す図、 第５図（Ａ） （Ｅ）は従来のエツチング例を示す工程
図。 １・・・下部配線 ２・・・層間絶縁膜 ３・・・マスク ４・・・上部配線
図（，４） ＣＢ）はそれぞれ異方性と等方性モード？
示す図、 第５図（Ａ） （Ｅ）は従来のエツチング例を示す工程
図。 １・・・下部配線 ２・・・層間絶縁膜 ３・・・マスク ４・・・上部配線
Claims (1)
- 【特許請求の範囲】 半導体集積回路素子の製造のための多層配線における
上部配線と下部配線との接続用のスルー・ホールの形成
において、 層間絶縁膜のスルー・ホール形成部以外をマスクし、等
方性エッチングにより該層間絶縁膜を途中までエッチン
グし、 次に異方性エッチングにより残りの層間絶縁膜をエッチ
ングすることを特徴とするスルー・ホールの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2765685A JPS61187332A (ja) | 1985-02-15 | 1985-02-15 | スル−・ホ−ルの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2765685A JPS61187332A (ja) | 1985-02-15 | 1985-02-15 | スル−・ホ−ルの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61187332A true JPS61187332A (ja) | 1986-08-21 |
Family
ID=12226969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2765685A Pending JPS61187332A (ja) | 1985-02-15 | 1985-02-15 | スル−・ホ−ルの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61187332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4857141A (en) * | 1987-04-16 | 1989-08-15 | Kabushiki Kaisha Toshiba | Method of forming holes in semiconductor integrated circuit device |
-
1985
- 1985-02-15 JP JP2765685A patent/JPS61187332A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4857141A (en) * | 1987-04-16 | 1989-08-15 | Kabushiki Kaisha Toshiba | Method of forming holes in semiconductor integrated circuit device |
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