CN103681608B - 铝互连装置 - Google Patents

铝互连装置 Download PDF

Info

Publication number
CN103681608B
CN103681608B CN201210457689.1A CN201210457689A CN103681608B CN 103681608 B CN103681608 B CN 103681608B CN 201210457689 A CN201210457689 A CN 201210457689A CN 103681608 B CN103681608 B CN 103681608B
Authority
CN
China
Prior art keywords
layer
alloy
metal
dielectric layer
intermetallic dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210457689.1A
Other languages
English (en)
Other versions
CN103681608A (zh
Inventor
叶菁馥
李香寰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103681608A publication Critical patent/CN103681608A/zh
Application granted granted Critical
Publication of CN103681608B publication Critical patent/CN103681608B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76858—After-treatment introducing at least one additional element into the layer by diffusing alloying elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53219—Aluminium alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1036—Dual damascene with different via-level and trench-level dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1073—Barrier, adhesion or liner layers
    • H01L2221/1078—Multiple stacked thin films not being formed in openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种铝互连装置，包括：在衬底上方形成的金属结构，其中金属结构由铜铝合金形成；在金属结构下方的形成第一合金层；在第一合金层下方形成的第一阻挡层，其中通过在热工艺期间第一合金层和邻近的介电层之间的反应产生第一阻挡层。

Description

铝互连装置
技术领域
本发明涉及半导体器件，更具体而言，涉及铝互连装置。
背景技术
由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断增大，半导体产业经历了快速发展。大多数情况下，集成密度的这种提高来自最小部件尺寸的不断减小，这实现了在给定的区域内集成更多的元件。近来随着对甚至更小电子器件的需求的增长，对具有可靠的铝基互连结构的半导体器件的需求增加。
半导体器件的铝基互连结构可以包括多个诸如金属线的横向互连件和多个诸如通孔的垂直互连件。可以通过由垂直和横向互连件形成的各种导电沟道将半导体的各种有源电路连接至外部电路。
可以采用诸如蚀刻、镶嵌等合适的半导体制造技术制造半导体器件的铝基互连结构。在蚀刻铝基互连件制造工艺中，在半导体衬底上方形成铝层。根据铝互连结构的图案，对铝层实施蚀刻工艺以形成多个开口。在开口中填充介电材料以隔离其余的铝层。
可选地，可以通过镶嵌工艺形成铝基互连结构。可以将镶嵌工艺分类，即单镶嵌工艺和双镶嵌工艺。在单镶嵌技术中，金属通孔及其邻近的金属线可以具有不同的工艺步骤。结果，每一个步骤都可能需要化学机械平坦化工艺来清洁表面。相比之下，在双镶嵌技术中，可以在单镶嵌沟槽内形成金属通孔及其邻近的金属线。结果，在形成金属通孔及其邻近的金属线的双镶嵌工艺中只需要一次CMP工艺。
发明内容
为了解决现有技术中的问题，根据本发明的一方面，提供了一种装置，包括：金属结构，形成在衬底上方，其中，所述金属结构由铜铝合金形成；第一合金层，形成在所述金属结构下方；以及第一阻挡层，形成在所述第一合金层下方，其中，通过在热工艺期间所述第一合金层和邻近的第一介电层之间的第一反应产生所述第一阻挡层。
在所述的装置中，所述金属结构是金属线。
在所述的装置中，所述金属结构是金属线，所述的装置还包括：在所述金属结构上方形成的第二合金层；以及在所述第二合金层上方形成的第二阻挡层，其中，通过在热工艺期间所述第二合金层和邻近的第二介电层之间的第二反应产生所述第二阻挡层。
在所述的装置中，所述金属结构是T型镶嵌结构，包括：在第一金属间介电层中形成的通孔部分；以及在第二金属间介电层中形成的沟槽部分，其中，所述第二金属间介电层形成在所述第一金属间介电层上。
在所述的装置中，所述第一阻挡层由金属氧化物材料形成。
在所述的装置中，所述第一阻挡层由金属硅化物材料形成。
在所述的装置中，所述金属结构的铝原子具有{111}晶面。
根据本发明的另一方面，提供了一种器件，包括：衬底，包含硅；第一金属间介电层，形成在所述硅上方；金属通孔，形成在所述第一金属间介电层中，其中，所述金属通孔由铝铜合金形成，并且，所述铝铜合金的铝原子具有{111}晶面；第二金属间介电层，形成在所述第一金属间介电层上方；以及金属线，形成在所述第二金属间介电层中，其中，所述金属线由所述铝铜合金形成。
在所述的器件中，所述金属通孔和所述金属线形成T型金属结构。
在所述的器件中，所述金属通孔和所述金属线形成T型金属结构，所述的器件还包括：在所述T型金属结构下方形成的第一合金层；以及在所述第一合金层下方形成的第一阻挡层。
在所述的器件中，所述金属通孔和所述金属线形成T型金属结构，所述的器件还包括：在所述T型金属结构下方形成的第一合金层；以及在所述第一合金层下方形成的第一阻挡层，其中，通过在第一热工艺期间所述第一合金层和邻近的介电材料之间的反应形成所述第一阻挡层。
所述的器件还包括：在所述金属线下方形成的第二合金层；在所述第二合金层下方形成的第二阻挡层；在所述金属线上方形成的第三合金层；以及在所述第三合金层上方形成的第三阻挡层。
所述的器件还包括：在所述金属线下方形成的第二合金层；在所述第二合金层下方形成的第二阻挡层；在所述金属线上方形成的第三合金层；以及在所述第三合金层上方形成的第三阻挡层，其中：所述第二阻挡层通过在热工艺期间所述第二合金层和邻近的介电材料之间的第二反应而产生；以及所述第三阻挡层通过在所述热工艺期间所述第三合金层和邻近的介电材料之间的第三反应而产生。
所述的器件还包括：在所述金属线下方形成的第二合金层；在所述第二合金层下方形成的第二阻挡层；在所述金属线上方形成的第三合金层；以及在所述第三合金层上方形成的第三阻挡层，其中：所述第二阻挡层通过在热工艺期间所述第二合金层和邻近的介电材料之间的第二反应而产生；以及所述第三阻挡层通过在所述热工艺期间所述第三合金层和邻近的介电材料之间的第三反应而产生，其中，所述热工艺的温度为300度至660度。
根据本发明的又一方面，还提供了一种方法，包括：在衬底上方形成第一金属间介电层，其中，在所述第一金属间介电层中嵌有金属通孔，并且在所述金属通孔下方形成第一合金层；在所述第一金属间介电层上形成第二金属间介电层，其中，在所述第二金属间介电层中嵌有金属线，并且在所述金属线下方形成第二合金层；以及对所述第一金属间介电层和所述第二金属间介电层实施热工艺，其中，所述热工艺的温度高于300度。
所述的方法还包括：在所述衬底上方沉积所述第一合金层，其中，所述第一合金层由第一铜合金形成；在所述第一合金层上方沉积铝层；图案化所述铝层以形成多个开口；用介电材料填充所述开口；在所述衬底上方沉积第三合金层，其中，所述第三合金层由第二铜合金形成；对所述第一合金层和所述第三合金层实施所述热工艺；以及形成第一阻挡层和第二阻挡层。
在上述方法中，通过所述第一合金层和邻近的介电材料之间的第一反应形成所述第一阻挡层；以及通过所述第三合金层和邻近的介电材料之间的第二反应形成所述第二阻挡层。
所述的方法还包括：在位于所述衬底上方的所述第一金属间介电层和所述第二金属间介电层中形成T型开口；在所述T型开口的底部和侧壁上沉积第四合金层；对所述T型开口实施双镶嵌工艺；以及对所述T型开口实施所述热工艺。
所述的方法还包括：在位于所述衬底上方的所述第一金属间介电层和所述第二金属间介电层中形成T型开口；在所述T型开口的底部和侧壁上沉积第四合金层；对所述T型开口实施双镶嵌工艺；对所述T型开口实施所述热工艺；以及实施化学机械抛光工艺以去除所述T型开口上方的多余材料。
所述的方法还包括：所述第一合金层和所述第二合金层是铜合金。
附图说明
为了更全面地理解本发明及其优点，现在将参考结合附图所进行的以下描述，其中：
图1示出根据实施例具有铝基互连结构的半导体器件的截面图；
图2示出根据实施例在介电层上形成第一合金层之后的半导体器件的截面图；
图3示出根据实施例在第一合金层上形成铝层之后的图2所示半导体器件的截面图；
图4示出根据实施例在铝层上形成第二合金层之后的图3所示半导体器件的截面图；
图5示出根据实施例在对合金层和铝层实施蚀刻工艺之后的图4所示半导体器件的截面图；
图6示出根据实施例在图5中示出的开口中填充介电材料之后的图5所示半导体器件的截面图；
图7示出根据实施例在第一IMD层上方形成第二IMD层之后的图6所示半导体器件的截面图；
图8示出根据实施例在对半导体器件实施热工艺之后的图7所示半导体器件的截面图；
图9示出根据实施例在形成互连结构之前的半导体器件；
图10示出根据实施例在第一IMD层和第二IMD层中形成开口之后的图9所示半导体器件的截面图；
图11示出根据实施例在图10中示出的开口的底部和侧壁上形成合金层之后的图10所示半导体器件的截面图；
图12示出根据实施例将导电材料沉积到图11中示出的开口中之后的图11所示半导体器件的截面图；以及
图13示出根据实施例在对半导体器件实施热工艺之后的图12所示半导体器件的截面图。
除非另有说明，不同附图中的相应标号和符号通常是指相应部件。绘制附图用于清楚地示出各实施例的相关方面而不必按比例绘制。
具体实施方式
在下面详细论述本发明的实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明构思。所论述的具体实施例仅是制造和使用本发明的说明性具体方式，而不用于限制本发明的范围。
将参照具体环境下的实施例，即铝合金基互连装置对本发明进行描述。但是，本发明还可以适用于各种半导体器件。在下文中，将参照附图详细阐述各实施例。
图1示出根据实施例具有铝基互连结构的半导体器件的截面图。如图1所示，半导体器件100包括衬底102。衬底102可以是硅衬底。可选地，衬底102可以是绝缘体上硅衬底。衬底102还可以包括各种电路(未示出)。在衬底102上形成的电路可以是适用于特定应用的任何类型的电路。
根据实施例，电路可以包括各种n型金属氧化物半导体(NMOS)和/或p型金属氧化物半导体(PMOS)器件，诸如晶体管、电容器、电阻器、二极管、光二极管、熔丝等。可以将电路互连起来用于实施一个或多个功能。功能可以包括存储器结构、处理结构、传感器、放大器、功率分配器、输入/输出电路等。本领域普通技术人员将了解到，仅出于举例说明的目的提供上述实例来进一步解释本发明的应用而不意味着以任何方式限制本发明。
在衬底102的顶部上形成层间介电层104。举例来说，层间介电层104可以由诸如氧化硅的低K介电材料形成。可以由本领域已知的任何合适的方法，诸如旋涂、化学汽相沉积(CVD)和等离子体增强化学汽相沉积(PECVD)形成层间介电层104。还应当注意，本领域技术人员将了解到层间介电层104还可以包括多个介电层。
在层间介电层104上方形成底部金属线层106。如图1所示，底部金属线层106可以包括金属线108。金属线108由诸如铝铜合金的金属材料形成。此外，可以在金属线108的下方和顶部上分别形成两个阻挡层(未示出)。可以通过任何合适的制造技术(例如，沉积、单镶嵌等)形成底部金属线层106和金属线108。下文将参照图2至图8描述金属线108的详细结构和制造步骤。
在底部金属线层106上方形成顶部通孔层114。在顶部通孔层114上方形成顶部金属线层120。如图1所示，在顶部金属线层120中可以嵌有两条金属线122和124。金属线122与通孔116连接。通孔116、金属线122和金属线124由诸如铝铜合金的金属材料形成。金属线122和通孔116形成T型镶嵌结构。可以采用双镶嵌技术形成这种T型镶嵌结构。下文将参照图9至图13描述T型镶嵌结构的详细结构和形成工艺。
应当注意到，虽然图1示出了底部金属线层106和顶部金属线层120，本领域的技术人员将了解到，在底部金属线层106和顶部金属线层120之间形成有一个或多个金属间介电层(未示出)和相关金属化层(未示出)。具体地说，在底部金属线层106上方以及在顶部金属线层120下方形成的层可以由横向互连结构(例如，金属线)和垂直互连结构(例如，通孔)的交替层形成。
图2至图8示出形成根据实施例的图1所示的铝互连结构(例如，金属线108)的蚀刻工艺的中间阶段。在图1的半导体器件中可以具有多个互连结构。互连结构的制造技术是类似的，因而仅选择一个互连结构来阐述各实施例的创新方面。
图2示出根据实施例在介电层上形成第一合金层之后的半导体器件的截面图。如图2所示，在介电层202的顶部上形成第一合金层204。第一合金层204由铜合金形成，包括铜锰合金、铜铬合金、铜钒合金、铜铌合金、铜钛合金、它们的任何组合等。可以通过采用诸如CVD、物理汽相沉积(PVD)等合适的制造技术来形成第一合金层204。
图3示出根据实施例在第一合金层上形成铝层之后的图2所示半导体器件的截面图。可以由诸如溅射、PVD、CVD、电化学镀等合适的制造技术形成铝层302。铝层302的厚度在约3000埃至约10000埃的范围内。应当注意到，铝层302的厚度取决于互连结构的载流能力。选择上述厚度范围纯粹是用于示例的目的，而不是用于将本发明的各实施例限制到任何具体的厚度。
图4示出根据实施例在铝层上形成第二合金层之后的图3所示半导体器件的截面图。如图4所示，在铝层302的顶部上形成第二合金层402。第二合金层402由铜合金形成，包括铜锰合金、铜铬合金、铜钒合金、铜铌合金、铜钛合金、它们的任何组合等。可以通过采用诸如CVD、PVD等合适的制造技术来形成第二合金层402。
图5示出根据实施例在对合金层和铝层实施蚀刻工艺之后的图4所示半导体器件的截面图。根据半导体器件的互连结构(例如，金属线108)的图案蚀刻合金层(例如，204和402)和铝层302。通过采用合适的蚀刻工艺(包括干蚀刻，诸如反应离子蚀刻(RIE))来形成多个开口，诸如502和504。剩余部分的合金层和铝层形成互连结构506。如图5所示，互连结构506包括两个合金层和夹在两个合金层之间的铝层。
图6示出根据实施例在图5中示出的开口中填充介电材料之后的图5所示半导体器件的截面图。在开口502和504(在图5中示出)中填充介电材料以形成第一金属间介电(IMD)层602。第一IMD层602可以由诸如氧化硅、氟硅酸盐玻璃(FSG)、旋涂玻璃、旋涂聚合物、硅碳材料、它们的组合物、它们的复合物等低K介电材料形成。可以通过诸如CVD、PECVD、高密度等离子体化学汽相沉积(HDPCVD)等合适的制造工艺来形成第一IMD层602。
图7示出根据实施例在第一IMD层上方形成第二IMD层之后的图6所示半导体器件的截面图。第二IMD层702的形成与第一IMD层602的形成类似，为了避免重复，因而在本文中不再进行论述。
图8示出根据实施例在对半导体器件实施热工艺之后的图7所示半导体器件的截面图。将图7所示的半导体器件放置在高温环境中有助于铜融入铝层302中。根据实施例，热工艺的温度在300度至660度的范围内。铜颗粒802融入铝层中并形成铜铝合金层。铜在这种铝铜合金层中的百分比在约0.5％至约5.5％的范围内。
具有铝铜合金层的一个有利特征在于：铝原子可以具有多个高质量{111}晶面，因为铝原子可以承继合金的其他元素(例如，铜)的一些特征。具体地说，铝铜合金的铝原子可以具有与合金的铜相同的堆积平面(例如，{111}密堆积平面)。这种{111}晶面有助于提高结构完整性。结果，可以改善电迁移问题。具有铝铜合金层的另一有利特征在于：铝层和铜合金层可以形成金属-金属接合，而不是常规的金属-陶瓷接合(例如，Al-TiN)。金属-金属接合有助于减少半导体器件中应力诱导的不匹配。
图8还示出在对半导体器件实施热工艺之后的两层金属氧化物或金属硅化物层。如上面参照图2和图4所述，第一合金层和第二合金层可以由铜锰合金、铜铬合金、铜钒合金、铜铌合金、铜钛合金形成。在合金的铜部分融入到铝层中之后，其余金属(例如，锰)可以分别扩散到邻近于第一合金层和第二合金层的介电层(例如，202和702)中。这种扩散工艺形成两个阻挡层804和806。阻挡层804和806由金属氧化物或金属硅化物形成。
具有由金属氧化物或金属硅化物形成的阻挡层的一个有利特征在于：这种自身形成的金属氧化物或硅化物阻挡层可以有助于阻止铜扩散到周围的介电膜中。
图9至图13示出根据实施例形成图1所示的铝互连结构的双镶嵌工艺的中间阶段。图9示出根据实施例在形成互连结构之前的半导体器件。介电层902与图2中所示的介电层202类似，因此在本文中不再论述。在介电层902上方形成第一IMD层904和第二IMD层906。IMD层904和906的形成与图7所示的IMD层702类似，因此不再进行论述。应当注意到，根据双镶嵌工艺，第一IMD层904和第二IMD层906分别被可选地称为通孔IMD层904和沟槽IMD层906。
图10示出根据实施例在第一IMD层和第二IMD层中形成开口之后的图9所示半导体器件的截面图。可以通过分别蚀刻第一IMD层904和第二IMD层906来形成开口1002。第一IMD层904和第二IMD层906可以具有不同的蚀刻特征。结果，第一IMD层904可以用作蚀刻第二IMD层906时的蚀刻终止层。在形成沟槽之后，对第一IMD层904实施另一蚀刻工艺以形成通孔。
根据另一实施例，可以通过采用两个光刻图案化和各向异性蚀刻步骤形成开口。具体地说，首先通过第一光刻图案化工艺和第一蚀刻工艺形成通孔开口。在形成通孔之后，再次对半导体器件实施类似的图案化和蚀刻工艺以形成上覆的沟槽开口。如图10所示，通孔开口和沟槽开口形成T型镶嵌结构。
图11示出根据实施例在图10所示的开口的底部和侧壁上形成合金层之后的图10所示半导体器件的截面图。如图11所示，在开口1002的内表面上形成合金层1102。合金层1102由铜合金形成，包括铜锰合金、铜铬合金、铜钒合金、铜铌合金、铜钛合金、它们的任何组合等。可选地，可以用反应性锰膜替换第二合金层1102。可以通过采用诸如CVD、PVD等合适的半导体制造技术来形成第二合金层1102。
图12示出根据实施例将导电材料沉积到图11所示的开口中之后的图11所示半导体器件的截面图。导电材料可以是铝。可以采用诸如溅射等合适的技术将导电材料沉积到开口中。应当注意到，溅射工艺可能不能完全填充开口。可能产生悬垂部分(overhang)1202，其导致在填充开口的铝材料中嵌有一个或多个空隙。
图13示出根据实施例在对半导体器件实施热工艺之后的图12所示半导体器件的截面图。将图12所示的半导体器件放置在高温环境中，这有助于熔化金属材料(例如，铝)。熔化的材料填充图12中示出的空隙。另外，高温有助于铜融入到铝层中。根据实施例，热工艺的温度在约300度至548度的范围内。铜颗粒1302融入铝层中并且形成铜铝合金，甚至形成一些化合物(例如，CuAl2)。可选地，如果合金层是锰膜，锰膜可以与铝层反应从而形成MnAl6。在热工艺之后，实施化学机械抛光(CMP)工艺以去除上覆的铜并抛光表面。
具有铝铜合金层的一个有利特征在于：铝可以形成多个高质量{111}晶面，因为铝原子可以承继合金的其他元素的一些特征。具体地说，合金的铝原子可以具有与合金的铜相同的堆积平面(例如，{111}密堆积平面)。这种{111}晶面有利于提高结构完整性。结果，可以减少电迁移问题。此外，上述热工艺有助于提高图13所示的半导体器件的顶面的均匀性。结果，均匀性提高归因于铝覆盖层减小(aluminum overburden reduction)，这可以缩短CMP工艺时间从而提高阻力(Rs)均匀性。
图13还示出对半导体器件实施热工艺之后的金属氧化物或金属硅化物层。如上面参照图11所述，合金层1102可以由铜锰合金、铜铬合金、铜钒合金、铜铌合金、铜钛合金形成。在合金的铜部分融入铝层中之后，其余金属(例如，锰)可以扩散到邻近于合金层1102的介电层(例如，902、904和906)中。这种扩散工艺产生由金属氧化物或金属硅化物形成的阻挡层1304。
一个有利特征在于：铝层和铜层形成金属-金属接合，而不是常规的金属-陶瓷接合。金属-金属接合有助于减少两个邻近层之间的应力诱导的不匹配。此外，合金的铜部分可以与铝层反应以形成良好的间隙填充材料(gap-fill material)。这种间隙填充材料有助于可靠地填充图12中示出的空隙。
尽管已经详细地描述了本发明的实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变、替换和更改。
此外，本申请的范围并不仅限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明的发明内容将很容易理解，根据本发明可以利用现有的或今后开发的用于执行与根据本文所述相应实施例基本上相同的功能或获得基本上相同结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求应该在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。

Claims (17)

1.一种半导体装置，包括：
金属结构，形成在衬底上方，其中，所述金属结构由铜铝合金形成；
第一合金层，形成在所述金属结构下方；
第一阻挡层，形成在所述第一合金层下方，其中，通过在热工艺期间所述第一合金层和邻近的第一介电层之间的第一反应产生所述第一阻挡层；
在所述金属结构上方形成的第二合金层；以及
在所述第二合金层上方形成的第二阻挡层，其中，通过在热工艺期间所述第二合金层和邻近的第二介电层之间的第二反应产生所述第二阻挡层。
2.根据权利要求1所述的半导体装置，其中，所述金属结构是金属线。
3.根据权利要求1所述的半导体装置，其中，所述金属结构是T型镶嵌结构，包括：
在第一金属间介电层中形成的通孔部分；以及
在第二金属间介电层中形成的沟槽部分，其中，所述第二金属间介电层形成在所述第一金属间介电层上。
4.根据权利要求1所述的半导体装置，其中，所述第一阻挡层由金属氧化物材料形成。
5.根据权利要求1所述的半导体装置，其中，所述第一阻挡层由金属硅化物材料形成。
6.根据权利要求1所述的半导体装置，其中，所述金属结构的铝原子具有{111}晶面。
7.一种半导体器件，包括：
衬底，包含硅；
第一金属间介电层，形成在所述硅上方；
金属通孔，形成在所述第一金属间介电层中，其中，所述金属通孔由铝铜合金形成，并且，所述铝铜合金的铝原子具有{111}晶面；
第二金属间介电层，形成在所述第一金属间介电层上方；
金属线，形成在所述第二金属间介电层中，其中，所述金属线由所述铝铜合金形成；
在所述金属线下方形成的第二合金层；
在所述第二合金层下方形成的第二阻挡层；
在所述金属线上方形成的第三合金层；以及
在所述第三合金层上方形成的第三阻挡层。
8.根据权利要求7所述的半导体器件，其中，所述金属通孔和所述金属线形成T型金属结构。
9.根据权利要求8所述的半导体器件，还包括：
在所述T型金属结构下方形成的第一合金层；以及
在所述第一合金层下方形成的第一阻挡层。
10.根据权利要求9所述的半导体器件，其中，通过在第一热工艺期间所述第一合金层和邻近的介电材料之间的反应形成所述第一阻挡层。
11.根据权利要求7所述的半导体器件，其中：
所述第二阻挡层通过在热工艺期间所述第二合金层和邻近的介电材料之间的第二反应而产生；以及
所述第三阻挡层通过在所述热工艺期间所述第三合金层和邻近的介电材料之间的第三反应而产生。
12.根据权利要求11所述的半导体器件，其中，所述热工艺的温度为300度至660度。
13.一种形成半导体器件的方法，包括：
在衬底上方形成第一金属间介电层，其中，在所述第一金属间介电层中嵌有金属通孔，并且在所述金属通孔下方形成第一合金层；
在所述第一金属间介电层上形成第二金属间介电层，其中，在所述第二金属间介电层中嵌有金属线，并且在所述金属线下方形成第二合金层；以及
对所述第一金属间介电层和所述第二金属间介电层实施热工艺，其中，所述热工艺的温度高于300度，其中，还包括：
在所述衬底上方沉积所述第一合金层，其中，所述第一合金层由第一铜合金形成；
在所述第一合金层上方沉积铝层；
图案化所述铝层以形成多个开口；
用介电材料填充所述开口；
在所述铝层上方沉积第三合金层，其中，所述第三合金层由第二铜合金形成；
对所述第一合金层和所述第三合金层实施所述热工艺；以及
形成第一阻挡层和第二阻挡层。
14.根据权利要求13所述的方法，其中：
通过所述第一合金层和邻近的介电材料之间的第一反应形成所述第一阻挡层；以及
通过所述第三合金层和邻近的介电材料之间的第二反应形成所述第二阻挡层。
15.根据权利要求13所述的方法，还包括：
在位于所述衬底上方的所述第一金属间介电层和所述第二金属间介电层中形成T型开口；
在所述T型开口的底部和侧壁上沉积第四合金层；
对所述T型开口实施双镶嵌工艺；以及
对所述T型开口实施所述热工艺。
16.根据权利要求15所述的方法，还包括：
实施化学机械抛光工艺以去除所述T型开口上方的多余材料。
17.根据权利要求13所述的方法，还包括：
所述第一合金层和所述第二合金层是铜合金。
CN201210457689.1A 2012-08-28 2012-11-14 铝互连装置 Active CN103681608B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/596,893 US8772934B2 (en) 2012-08-28 2012-08-28 Aluminum interconnection apparatus
US13/596,893 2012-08-28

Publications (2)

Publication Number Publication Date
CN103681608A CN103681608A (zh) 2014-03-26
CN103681608B true CN103681608B (zh) 2017-09-19

Family

ID=50186350

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210457689.1A Active CN103681608B (zh) 2012-08-28 2012-11-14 铝互连装置

Country Status (3)

Country Link
US (2) US8772934B2 (zh)
CN (1) CN103681608B (zh)
TW (1) TWI509742B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101527261B1 (ko) * 2009-04-03 2015-06-08 오스람 옵토 세미컨덕터스 게엠베하 광전 소자의 제조 방법, 광전 소자, 및 복수 개의 광전 소자를 포함하는 소자 장치
US9679850B2 (en) * 2015-10-30 2017-06-13 Taiwan Semiconductor Manufacturing Company Ltd. Method of fabricating semiconductor structure
US10914018B2 (en) * 2019-03-12 2021-02-09 Infineon Technologies Ag Porous Cu on Cu surface for semiconductor packages

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1516276A (zh) * 2002-12-30 2004-07-28 ���ǵ�����ʽ���� 具有双覆盖层的半导体器件的互连及其制造方法
CN101504932A (zh) * 2005-07-13 2009-08-12 富士通微电子株式会社 半导体器件及其制造方法
CN101515562A (zh) * 2008-02-18 2009-08-26 台湾积体电路制造股份有限公司 形成集成电路的方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555513B1 (ko) * 2003-08-04 2006-03-03 삼성전자주식회사 보이드 발생이 방지되는 금속배선구조 및 금속배선방법
JP4206885B2 (ja) 2003-09-26 2009-01-14 ソニー株式会社 半導体装置の製造方法
US7990037B2 (en) 2005-11-28 2011-08-02 Megica Corporation Carbon nanotube circuit component structure
CN101246910B (zh) * 2007-02-13 2012-06-06 中芯国际集成电路制造(上海)有限公司 金属-绝缘-金属型电容器及其制作方法
US7859113B2 (en) * 2007-02-27 2010-12-28 International Business Machines Corporation Structure including via having refractory metal collar at copper wire and dielectric layer liner-less interface and related method
US8299455B2 (en) * 2007-10-15 2012-10-30 International Business Machines Corporation Semiconductor structures having improved contact resistance
JP2009135139A (ja) * 2007-11-28 2009-06-18 Toshiba Corp 半導体装置及びその製造方法
US20090191535A1 (en) * 2007-12-22 2009-07-30 Mark Carle Connelly Method of assessing metastatic carcinomas from circulating endothelial cells and disseminated tumor cells
US7767572B2 (en) * 2008-02-21 2010-08-03 Applied Materials, Inc. Methods of forming a barrier layer in an interconnect structure
JP4441658B1 (ja) * 2008-12-19 2010-03-31 国立大学法人東北大学 銅配線形成方法、銅配線および半導体装置
US8053861B2 (en) * 2009-01-26 2011-11-08 Novellus Systems, Inc. Diffusion barrier layers
JP5354781B2 (ja) * 2009-03-11 2013-11-27 三菱マテリアル株式会社 バリア層を構成層とする薄膜トランジスターおよび前記バリア層のスパッタ成膜に用いられるＣｕ合金スパッタリングターゲット
US8268722B2 (en) * 2009-06-03 2012-09-18 Novellus Systems, Inc. Interfacial capping layers for interconnects
KR101175085B1 (ko) * 2009-08-26 2012-08-21 가부시키가이샤 알박 반도체 장치, 반도체 장치를 갖는 액정 표시 장치, 반도체 장치의 제조 방법
DE102009029166A1 (de) * 2009-09-03 2011-03-24 Lisa Dräxlmaier GmbH Modularer Stromverteiler
US8492289B2 (en) * 2010-09-15 2013-07-23 International Business Machines Corporation Barrier layer formation for metal interconnects through enhanced impurity diffusion
TWI446352B (zh) * 2010-09-23 2014-07-21 Ind Tech Res Inst 電阻式記憶體及其驗證方法
US8383505B2 (en) * 2011-04-05 2013-02-26 International Business Machines Corporation Solder ball contact susceptible to lower stress
US9112037B2 (en) * 2012-02-09 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1516276A (zh) * 2002-12-30 2004-07-28 ���ǵ�����ʽ���� 具有双覆盖层的半导体器件的互连及其制造方法
CN101504932A (zh) * 2005-07-13 2009-08-12 富士通微电子株式会社 半导体器件及其制造方法
CN101515562A (zh) * 2008-02-18 2009-08-26 台湾积体电路制造股份有限公司 形成集成电路的方法

Also Published As

Publication number Publication date
CN103681608A (zh) 2014-03-26
US8772934B2 (en) 2014-07-08
US20140295663A1 (en) 2014-10-02
US9607891B2 (en) 2017-03-28
US20140061913A1 (en) 2014-03-06
TW201409615A (zh) 2014-03-01
TWI509742B (zh) 2015-11-21

Similar Documents

Publication Publication Date Title
US7514354B2 (en) Methods for forming damascene wiring structures having line and plug conductors formed from different materials
TWI247408B (en) Stable metal structure with tungsten plug
CN100369247C (zh) 改进的hdp氮化物基ild盖层
US20170084489A1 (en) Device with Through-Substrate Via Structure and Method for Forming the Same
US20080054464A1 (en) Semiconductor Device and Method for Fabricating the Same
WO2010035481A1 (ja) 半導体装置および半導体装置の製造方法
KR100426904B1 (ko) 전극간의 접속 구조 및 그 제조 방법
JP5096278B2 (ja) 半導体装置及び半導体装置の製造方法
JP2007059660A (ja) 半導体装置の製造方法および半導体装置
JP2009135139A (ja) 半導体装置及びその製造方法
US20130249047A1 (en) Through silicon via structure and method for fabricating the same
US7659626B2 (en) Semiconductor device including a barrier metal film
CN103681608B (zh) 铝互连装置
KR100815952B1 (ko) 반도체 소자의 층간 절연막 형성 방법
CN103681612A (zh) 晶种层结构和方法
US9412653B2 (en) Through silicon via (TSV) process
US20070246830A1 (en) Long-lifetime interconnect structure and method for making
US7439175B2 (en) Method for fabricating a thin film and metal line of semiconductor device
JP2006196820A (ja) 半導体装置及びその製造方法
US9455184B2 (en) Aluminum interconnection apparatus
TWI536527B (zh) 直通矽晶穿孔結構及其製程
JP2009054646A (ja) 半導体装置
JP2008021865A (ja) 配線構造、半導体装置、配線の製造方法および半導体装置の製造方法
TW201543629A (zh) 具有不同深寬比之接觸結構的半導體結構及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant