TWI223875B - Semiconductor integrated circuit device having multilevel interconnection - Google Patents
Semiconductor integrated circuit device having multilevel interconnection Download PDFInfo
- Publication number
- TWI223875B TWI223875B TW092118230A TW92118230A TWI223875B TW I223875 B TWI223875 B TW I223875B TW 092118230 A TW092118230 A TW 092118230A TW 92118230 A TW92118230 A TW 92118230A TW I223875 B TWI223875 B TW I223875B
- Authority
- TW
- Taiwan
- Prior art keywords
- contact
- interconnection
- interconnect
- width
- integrated circuit
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000009792 diffusion process Methods 0.000 claims abstract description 18
- 239000010949 copper Substances 0.000 claims description 38
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 32
- 229910052802 copper Inorganic materials 0.000 claims description 32
- 239000000463 material Substances 0.000 claims description 21
- 239000011800 void material Substances 0.000 claims description 3
- 239000011229 interlayer Substances 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 238000010438 heat treatment Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000013508 migration Methods 0.000 description 5
- 230000005012 migration Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 230000001186 cumulative effect Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229940104869 fluorosilicate Drugs 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
1223875 (1) 玖、發明說明 【發明所屬之技術領域】 本發明係有關具有多層互接結構之半導體積體電路裝 置。更明確言之，本發明係有關製造多層互接之互接物及 接觸通道之設計法則，此由銅或含銅作爲主要成份之材料 所製。本發明應用於例如互補絕緣閘半導體積體電路（ CMOS LSI ) 〇 【先前技術】 取代普通使用之鋁，使用銅作爲具有多層互接結構之 LSI之互接物材料，以減小互接物及接觸通道之電阻，並 提高LSI之可靠性。 然而，當由銅所製之一互接物或一接觸通道爲特定形 狀時，發現由於在LSI製造過程中所導致之應力遷移引起 發生接觸失敗，降低LSI之可靠性。 發現接觸失敗常特別發生於構形爲具有大寬度之下互 接物經由單個接觸通道電連接於上互接物之CMOS LSI中 〇 在構形爲上述具有大寬度之下互接物經由接觸通道電 連接於上互接物之半導體積體電路裝置中，需防止發生接 觸失敗，以提高半導體積體電路之可靠性。 【發明內容】 依據本發明之一方面，提供一種半導體積體電路裝置 -5· (2) (2)1223875 ，包含一第一互接物，此爲含銅作爲主要成份之材料所製 ，並具有特定寬度，長度，厚度，及體積；一第二互接物 ，此爲含銅作爲主要成份之材料所製，並設置於第一互接 物上方；及至少一接觸通道，此爲含銅作爲主要成份之材 料所製，且由此相互電連接第一互接物及第二互接物，該 至少一接觸通道包含一接觸通道，此當第一互接物之寬度 及體積之一不大於一特定値時設置，及多個接觸通道，此 當第一互接物之寬度及體積之一超過一特定値時，以各不 大於一特定値之規則性間隔安排於第一互接物之一預定區 中〇 【實施方式】 現參考附圖，說明本發明之一實施例。各圖中相同之 組成件由相同之參考編號標示，且其說明不重複，以求簡 單。 圖1顯示互接物形狀及接觸通道之一例，二者爲銅或 含銅作爲具有多層互接結構之LSI之主要成份之材料所製 〇 一下互接物91具有寬度W，長度L，及厚度D，此 爲銅或含銅作爲主要成份之材料所製。一上互接物92設 置於下互接物上方，此亦爲銅或含銅作爲主要成份之材料 所製。上及下互接物92及91經由接觸通道92a電連接， 此爲銅或含銅作爲主要成份之材料所製。 在上互接物92電連接至下互接物9 1之如此構造之以 -6- 1223875 Ο) 上LSI中，其寬度W較大，且不小於一特定値，通過接 觸通道92a，顯示當LSA接受高溫測試時，由於應力遷移 引起發生接觸失敗。 圖2顯示失敗率取決於互接物寬度之例。由在含有圖 1所示之下互接物，上互接物，及接觸通道之多層互接之 CMOS LIS上以225 1執行應力遷移測試3 00小時，獲得 失敗率。在圖2中，垂直軸指示累計失敗（A.U.)，及水 平軸指示下下互接物之寬度W(//m)。 如下獲得圖2之例。製備400下互接物91，各連接 至一接觸通道92a，如顯示於圖1。由通過接觸通道92a 連接此等互接物9 1所形成之一互接鏈訂定爲一樣品。使 用長度 L(10//m，20//m，30//m，50//m，10 0// m )作 爲參數。當寬度W改變時，量度每一長度L之失敗率。 依據量度之結果，當長度L爲10//m或更大時，當 寬度W超過2//m時，發生開始失敗，且當寬度W變爲 較大時，失敗率增加。 圖3顯示連接至下互接物91之接觸通道92a之接觸 失敗之失敗模型，如顯示於圖1。下及上互接物91及92 及接觸通道92a各爲銅或含銅作爲主要成份之材料所製。 引起以上接觸失敗之機程可認爲如下。例如，Si02及 PSG (氟矽酸鹽玻璃）所製之一層間絕緣薄膜構製於下及 上互接物9 1及92之間。使用例如反應性離子蝕刻（RIE )構製一接觸通道孔於層間絕緣薄膜中。然後，相當於接 觸通道孔之底面之下互接物91由於蝕刻構製接觸通道孔 (4)1223875 ，構製接觸通道孔後之熱處理等，而受損或受應力。 ，當下互接物9 1之銅之顆粒由構製接觸通道孔後之 而生長時，下互接物91之空虛點集中於一區93。 形成於接觸通道孔下方，此受損，接受應力等’或在 通道底面。集中於區93中之空虛點引起接觸失敗。 當由銅或含銅作爲主要成份之材料所製之一互接 接觸通道在一特定形狀，或當具有大寬度之一下互接 由接觸通道電連接於上互接物時，由於製造過程中高 理引起發生接觸失敗，降低LSI之可靠性。 在具有大寬度之下互接物經由接觸通道電連接至 接物之如此構形之CMOS LSI中，需要防止接觸失敗 ，並提高LSI之可靠性。 本發明之發明者等硏究並發現以下。在含有半導 體及構製於其上之多層互接，並具有由銅或含銅作爲 成份之材料所製之上及下互接物及接觸通道之一半導 體電路裝置中，連接上及下互接物之接觸通道之接觸 取決於互接物及接觸通道等之形狀，如下述。 (1 )接觸失敗取決於下互接物之寬度及厚度。 (2)當構製另一寬互接物接觸下互接物之一端 此等相互平齊時，接觸失敗取決於前者寬互接物之寬 厚度。 (3 )接觸失敗取決於接觸通道之直徑。 (4 )接觸失敗取決於製造下互接物及接觸通道 處理步驟。 冬 結果 退火 £93 接觸 物或 物經 溫處 上互 發生 體基 主要 體積 失敗 ，俾 度及 之熱 (5) (5)1223875 在本發明之半導體積體電路裝置中，採取以下設計法 則，以避免接觸失敗。 (1)下互接物之接觸通道數隨下互接物之寬度或厚 度改變。 (2 )當多個接觸通道與下互接物接觸時，安排此等 ，俾在預定面積內之相鄰接觸間之間隔不大於一特定値。 (3 )當構製一互接物與下互接物之一端接觸，俾此 等相互平齊時，下互接物之接觸通道數隨前者互接物之寬 度或厚度改變。 (4)上及下互接物間所設置之接觸通道之直徑依下 互接物之寬度設定。 圖4爲本發明之一實施例之COMS LSI之槪要斷面圖 。COMS LSI例如爲一矽在絕緣體上（SOI)式之LSI，並 具有多層互接結構，此等爲銅或含銅作爲主要成份之材料 所製。圖4顯示11層之互接結構，作爲多層互接結構之 一例；然而，本發明並不限於此互接結構。 一半導體區1 1構製於絕緣薄膜（未顯示）上，並包 含多個P型井及N型井。半導體區11由STI (淺溝隔離 )之元件隔離區1 2分爲多個元件區。MO S電晶體之一閘 氧化物薄膜13及一閘電極14堆疊於每一元件區上，及 MOS電晶體之源及汲區15構製於每一元件區之表面區中 。而且’絕緣薄膜所製之一第一層間薄膜1 6構製於所成 結構之整個表面上。與源及汲區15之至少之一連通之一 接觸孔構製於第一層間薄膜1 6，及一接觸插塞1 7構製於 -9- (6) (6)1223875 接觸孔中。絕緣薄膜所製之一第二層間薄膜1 8構製於接 插塞17上。 一互接溝構製於第二層間薄膜18中，及一第一金屬 互接物1 9構製於互接溝中。第一金屬互接物1 9電連接至 接觸插塞1 7。絕緣薄膜所製之一第三層間薄膜20構製於 第一金屬互接物19上。 一接觸通道21及一第二金屬互接物22構製於第三層 間薄膜20中。接觸通道21電連接第一及第二互接物19 及22。 在圖4中，一層間薄膜（絕緣薄膜）由參考編號23 標示，此構製高於第三層間薄膜20，一金屬互接物由參 考編號24標示，此構製高於第二金屬互接物22，及一接 觸通道連接金屬互接物24及其上金屬互接物24，由參考 編號2 5標不。 現參考圖5A至5D，說明圖4所示之CMOS LSI之製 造步驟。 參考圖5A，構製M0S電晶體之一元件隔離區12及 一閘氧化物薄膜1 3，一閘電極1 4，及源及汲區1 5。其後 ’沉積包含磷或硼之一 CVD氧化物薄膜（Si02 )作爲第 一層間薄膜16，並由CMP平坦化第一層間薄膜16。然後 ’開一接觸孔於第一層間薄膜1 6，並埋置一接觸插塞i 7 於接觸孔中。其後，沉積一第二層間薄膜1 8，並構製溝 18a於弟一層間薄膜18中。 參考圖5B，埋置銅於溝18a中，具有障壁金屬i9a 專 (7) 1223875 置於其間，並由CMO平坦化所成之結構，以形 金屬互接物1 9。在此情形，處理溝1 8 a，俾第一 物1 9之該部份連接至接觸插塞1 7之頂端。 參圖5C，沉積一第三層間薄膜20，並由例 離子蝕刻法（RIE)構製一通道接觸孔30a及一: 第三層間薄膜2 0中。 參考圖5D，埋置銅於接觸通道孔20a及溝 具有障壁金屬22a置於其間，及然後由CMP平 之結構，以形成接觸通道21及一第二金屬互接夺 此情形，處理接觸通道孔20a及溝20b，俾第二 物22之該份與接觸通道之頂端連通。 其後，重複與圖5c及5d所示相同之步驟， 較第二金屬互接物22爲高之金屬互接物及接觸通 圖6至9顯示接觸通道之各種形狀之例， 3 1經由此電連接至上互接物3 2，形成圖4所示 LSI之多層互接於其上。 在圖6至9中，下互接物31之幅度由寬度 L，及厚度D表示。下互接物31之體積故此由 提供：S = WxLxD 〇 如顯示於圖6，一接觸通道32a構製於下;g 上，以連接下互接物31至上互接物32，下互接 寬度W小，且不大於一特定値X(W€X)，且 大於一特定値。 寬度w之特定値X取決於厚度D。當厚度 成一第一 金屬互接 如反應性 20b 於 20b 中， 坦化所成 勿22。在 金屬互接 從而構製 :道。 下互接物 之 CMOS W，長度 以下等式 [接物31 物31之 其體積不 D增加時 -11- (8) (8)1223875 ’値X需減小，或互接物需減薄。當接觸通道3 2 a之直徑 增加時，値X可增加或互接物可加厚。例如，當l = 20 及D：=〇.25//m時，自量度結果顯示，特定値X爲2 A m或以下，此以後參考圖1 1說明。 相較上，如顯示於圖7，多個接觸通道32a (在圖7 所示之例中爲二）以各不大於一特定値a規則性間隔安排 於寬度W超過一特定値X(W>X)，或其體積S超過一 特定値之下互接物3 1之一預定區中，，以連接下互接物 3 1至上互接物3 2。 以上預定區相當於一空虛點有效擴散區。空虛點有效 擴散區爲一區，其中，Cu互接物（下互接物）中之空虛 點由擴散集中於接觸通道之底部鄰近，此由於構製例如圖 5C所示之接觸通道孔20a之蝕刻，打孔後之熱處理等引 起受損或接受應力。如接觸通道構製於空虛點有效擴散區 中’則會發生接觸失敗。空虛點有效擴散區由幾乎形成一 圓形區，自多個接觸通道之一（冗餘接觸通道）之底部中 心開始之半徑爲R，最多之空虛點集中於此。 圖1 〇爲平面圖，用以說明Cu互接物中之空虛點有效 擴散區。自接觸通道3 2a之底面中心開始之半徑R可由構 製於接觸通道32a下面之Cu互接物中所含之空虛點之擴 散係數F及擴散時間t界定。換言之，半徑R由以下等式 提供：R= ( F*t ) G·5。由於擴散係數F取決於Cu處理， 及擴散時間t變化，故不能成功決定空虛點有效擴散區之 半徑R ;然而，例如，此普通爲2 5 // m。 -12·
1223875 如構製多個接觸通道32a (圖7所示之例中爲2 )， 則下互接物3 1中所含之空虛點在熱處理時不均勻分佈及 集中於一接觸通道及另一接觸通道之底面下方。故此結果 爲’集中最多空虛點之接觸通道用作冗餘接觸通道，以防 止其餘接觸通道之特性變壞，並防止CMOS LSI之可靠性 降低。 在圖8所示之例中，構製一互接物3 1 a與下互接物 3 1之一端接觸，其寬度W1小於一特定値X (例如2 μ m )’或其體積S 1小於一特定値。互接物3 1及3 1 a相互平 齊。如互接物31a之寬度W2不大於該特定値X，或其體 積S2不大於該特定値，則構製一接觸通道32a作爲欲連 接於下互接物3 1之接觸通道，如顯示於圖8。 在圖9所示之例中，構製一互接物3 1 a與下互接物 3 1之一端接觸，其寬度W1小於一特定値X (例如2 // m )’或其體積S 1小於一特定値。互接物3 1及3 1 a相互平 齊。如互接物31a之寬度W2超過該特定値X，或其體積 S2超過該特定値，則以各不小於一特定値之規則性間隔 安排多個接觸通道32a (在本例中爲2)於一預定區，或 具有半徑R之圓形空虛點有效擴散區中，作爲欲連接至下 互接物3 1之接觸通道，如顯示於圖9。 在圖8及9所示之結構中，當自構製於下互接物31 之接觸通道之接觸位置至構製與下互接物31平齊之互接 物31a之距離T短時，在互接物31a中之空虛點在Cu互 接物之熱處理時迅速集中於接觸通道32a之接觸位置中。 -13- (10) (10)1223875 相較上’當距離T長時，空虛點在Cu互接物之熱處理時 緩慢集中於接觸通道32a。當距離τ固定時，在互接之熱 處理之溫度熟高時，空虛點較早集中於接觸通道之接觸位 置。 圖1 1顯示失敗率取決於接觸通道之直徑（通道直徑 )之一例’此由在具有多層互接（包含一下互接物連接一 接觸通道，如顯示於圖6或8)之CMOS LSI上以225 °c 執行應力遷移測試3 00小時獲得。在圖1 1中，垂直軸指 示累計失敗（A.U.)及水平軸指示通道直徑Z( /zm)。 圖1 1所示之特性由如下獲得：製備400下互接物3 1 ，各具有幅度20//m長度乘〇.25//m厚度乘2//m或以以 寬度，並連接至一接觸通道，由接觸通道連接此等互接物 形成一互接鏈，訂定該互接鏈爲一樣品，並量度當接觸通 道之直徑Z化時之失敗率。 結果，明瞭如通道直徑Z在自0.2/im至0.3//m之範 圍內，可充分防止發生接觸失敗。 圖12顯示失敗率取決於互接物寬度之一例，此由在 具有多層互接（包含一下互接物31連接二接觸通道，如 顯示於圖7或9)之CMOS LSI上以225 °C執行應力遷移 測試3 00小時獲得。在圖12中，垂直軸指示累計失敗（ A.U·)及水平軸指示下互接物之寬度W( //m)。 圖12所示之特性由如下獲得：製備400下互接物31 ，各具有厚度0.25//m，並連接至各具有直徑〇.2//m之 二接觸通道，由接觸通道連接此等互接物形成一互接鏈， -14- (11) (11)1223875 S丁疋該互接鍵爲一*樣品’使用下互接物31之長度L爲參 數（10//m，20//m，30//m，50//m，100//m)，並量度 當具有各別長度L之寬度W改變時之失敗率。 依據量度之結果，明瞭在寬度W自2 μ m至約2 0 // m 之寬度範圍中不發生失敗，且故此較之圖2所示者，大爲 改善失敗率之取決於互接物之寬度率。 本發明不限於以上實施例。例如，在圖7及9中，構 製二通道以相互連接上及下互接物。然而，可構製三或更 多通道。構製於上及下互接物間之多層薄膜之材料不限於 Si02。PSG (磷氟酸鹽玻璃），其他材料，或三材料之疊 層薄膜可用於層間薄膜。 精於本藝之人工容易想出額外優點及修改。故此，本 發明在其較廣大層面上不限於此處所示及所述之特定細節 及代表性實施例。故此，可作各種修改，而不脫離後附申 請專利及其相等者所界定之大體發明構想之精神或範圍。 【圖式簡單說明】 圖1爲槪要圖，顯示CMOS LSI之一例； 圖2爲曲線圖，顯示圖1所示之CMOS LSI中失敗率 取決於互接物寬度； 圖3爲透視圖，顯示圖1所示之CMOS LSI之失敗模 型； 圖4爲本發明之實施例之CMOS LSI之斷面圖； 圖5A至5D爲斷面圖，依次顯示製造圖4所示之 -15- (12)1223875 CMOS LSI之步驟 圖6爲透視圖，顯示接觸通道之形狀之一例，圖4所 示之CMOS LSI之多層互接物之上及下互接物通過此連接 圖7爲透視圖，顯示接觸通道之形狀之另一例，圖4 所示之CMOS LSI之多層互接物之上及下互接物通過此連 接； 圖8爲透視圖，顯示接觸通道之形狀之又另一例，圖 4所示之CMOS LSI之多層互接之上及下互接物通過此連 接； 圖9爲透視圖，顯示接觸通道之形狀之又另一例，圖 4所示之CMOS LSI之多層互接之上及下互接物通過此連 接； 圖1 0爲平面圖，用以說明銅互接物中之空虛點有效 擴散區； 圖11爲曲線圖，顯示在圖6或8中所示之CMOS LSI中失敗率取決於接觸通道直徑之一例，其中，一通道 連接至下互接物；及 圖12爲曲線圖，顯示在圖7或9中所示之CMOS LSI中失敗率取決於互接物寬度之一例’其中’二通道連 接至下互接物。 主要元件對照表 11 半導體區 -16- 1223875 (13) 12 元件隔離區 13 閘氧化物薄膜 14 閘電極 15 源及汲區 16 層間薄膜 17 接觸插塞 9 1 下互接物 92 上互接物 92a 接觸通道 93 1¾
-17-
Claims (1)
- (1) (1)1223875 拾、申請專利範圍 1. 一種半導體積體電路裝置，包含： 一第一互接物，此爲含銅作爲主要成份之材料所製， 並具有特定寬度，長度，厚度，及體積； 一第二互接物，此爲含銅作爲主要成份之材料所製， 並設置於第一互接物上方；及 至少一接觸通道，此爲含銅作爲主要成份之材料所製 ，且由此相互電連接第一互接物及第二互接物，該至少一 接觸通道包含一接觸通道，此當第一互接物之寬度及體積 之一不大於一特定値時設置，及多個接觸通道，此當第一 互接物之寬度及體積之一超過一特定値時，以各不大於一 特定値之規則性間隔安排於第一互接物之一預定區中。 2·如申請專利範圍第1項所述之半導體積體電路裝 置，其中，空虛點不均勻集中於第一互接物之接觸位置， 該至少一接觸通道連接於此位置。 3 ·如申請專利範圍第1項所述之半導體積體電路裝 置’其中，當第一互接物之寬度及長度各爲2//m或以下 時’設置該一接觸通道，並具有直徑〇.2//m或較小。 4·如申請專利範圍第1項所述之半導體積體電路裝 置’其中，當第一互接物之寬度及長度各超過2//m時， 設置多個接觸通道，並各具有直徑0.2 // m或較小。 5 ·如申請專利範圍第1項所述之半導體積體電路裝 置’另包含一第三互接物，此爲含銅作爲主要成份之材料 所製’並構製與第一互接物在第一互接物之長度方向上之 -18- (2) (2)1223875 一端接觸，俾第三互接物與第一互接物平齊，第三互接物 具有特定寬度，長度，厚度，及體積， 其中，當第三互接物之寬度及體積之一不大於一特定 値時，設置該一接觸通道。 6.如申請專利範圍第5項所述之半導體積體電路裝 置，其中，第三互接物之寬度及長度各爲2//m或以下， 及該一接觸通道具有直徑不大於0.2// m。 7 ·如申請專利範圍第1項所述之半導體積體電路裝 置’另包含一第三互接物，此爲含銅作爲主要成份之材料 所製，並構製與第一互接物在第一互接物之長度方向上之 一端接觸，俾第三互接物與第一互接物平齊，第三互接物 具有特定寬度，長度，厚度，及體積， 其中，當第三互接物之寬度及體積之一超過一特定値 時’多個接觸通道以各不小於一特定値之規則性間隔安排 於第一互接物之一預定區中。 8 ·如申請專利範圍第7項所述之半導體積體電路裝 置’其中’弟二互接物之寬度及長度各超過2//m，及多 個接觸通道各具有直徑不大於0.2// m。 9 ·如申請專利範圍第1項所述之半導體積體電路裝 置’其中，第一互接物之該預定區爲一空虛點有效擴散區 ’其中，第一互接物中所含之空虛點由擴散集中於接觸通 道之底部上，以引起接觸通道之接觸失敗。 1 0 ·如申請專利範圍第9項所述之半導體積體電路裝 置，其中，空虛點有效擴散區由一幾乎圓形區界定，自多 -19- (3) (3)1223875 個接觸通道之一之底面中心開始之半徑爲R，最多空虛點 集中於此。 1 1 .如申請專利範圍第1 0項所述之半導體積體電路 裝置，其中，半徑R由R= ( F*t ) Μ提供，在此，F爲擴 散係數，及t爲擴散時間。 1 2 .如申請專利範圍第1 0項所述之半導體積體電路 裝置，其中，R値爲25//m。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002212908A JP3974470B2 (ja) | 2002-07-22 | 2002-07-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200402838A TW200402838A (en) | 2004-02-16 |
| TWI223875B true TWI223875B (en) | 2004-11-11 |
Family
ID=29728551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW092118230A TWI223875B (en) | 2002-07-22 | 2003-07-03 | Semiconductor integrated circuit device having multilevel interconnection |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US6670714B1 (zh) |
| JP (1) | JP3974470B2 (zh) |
| KR (1) | KR100538725B1 (zh) |
| CN (1) | CN100390986C (zh) |
| TW (1) | TWI223875B (zh) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3974470B2 (ja) * | 2002-07-22 | 2007-09-12 | 株式会社東芝 | 半導体装置 |
| EP1420443A3 (fr) * | 2002-11-14 | 2014-10-15 | Nxp B.V. | Dispositif de connexion électrique entre deux pistes d'un circuit integré |
| JP2004296644A (ja) * | 2003-03-26 | 2004-10-21 | Toshiba Corp | 半導体装置 |
| JP4230334B2 (ja) * | 2003-10-31 | 2009-02-25 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US7300821B2 (en) * | 2004-08-31 | 2007-11-27 | Micron Technology, Inc. | Integrated circuit cooling and insulating device and method |
| US7202562B2 (en) * | 2004-12-02 | 2007-04-10 | Micron Technology, Inc. | Integrated circuit cooling system and method |
| JP2006190869A (ja) * | 2005-01-07 | 2006-07-20 | Nec Electronics Corp | 半導体装置の設計方法および信頼性評価方法 |
| JP4801910B2 (ja) * | 2005-02-17 | 2011-10-26 | 株式会社東芝 | 半導体チップの設計方法 |
| JP4901302B2 (ja) * | 2006-05-26 | 2012-03-21 | 株式会社東芝 | 半導体集積回路 |
| US8723321B2 (en) * | 2006-06-08 | 2014-05-13 | GLOBALFOUNDIES Inc. | Copper interconnects with improved electromigration lifetime |
| JP4921884B2 (ja) * | 2006-08-08 | 2012-04-25 | 株式会社東芝 | 半導体記憶装置 |
| US7557449B2 (en) * | 2006-09-07 | 2009-07-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Flexible via design to improve reliability |
| US7585758B2 (en) * | 2006-11-06 | 2009-09-08 | International Business Machines Corporation | Interconnect layers without electromigration |
| US9287438B1 (en) * | 2008-07-16 | 2016-03-15 | Solaero Technologies Corp. | Method for forming ohmic N-contacts at low temperature in inverted metamorphic multijunction solar cells with contaminant isolation |
| SE533992C2 (sv) | 2008-12-23 | 2011-03-22 | Silex Microsystems Ab | Elektrisk anslutning i en struktur med isolerande och ledande lager |
| US8630033B2 (en) | 2008-12-23 | 2014-01-14 | Silex Microsystems Ab | Via structure and method thereof |
| US8421239B2 (en) * | 2010-03-16 | 2013-04-16 | International Business Machines Corporation | Crenulated wiring structure and method for integrated circuit interconnects |
| KR101712628B1 (ko) | 2010-05-03 | 2017-03-06 | 삼성전자 주식회사 | 가변 콘택을 포함한 반도체 소자 |
| US8890324B2 (en) * | 2010-09-28 | 2014-11-18 | Freescale Semiconductor, Inc. | Semiconductor structure having a through substrate via (TSV) and method for forming |
| JP5571030B2 (ja) | 2011-04-13 | 2014-08-13 | 株式会社東芝 | 集積回路装置及びその製造方法 |
| SE538058C2 (sv) * | 2012-03-30 | 2016-02-23 | Silex Microsystems Ab | Metod att tillhandahålla ett viahål och en routing-struktur |
| US9111998B2 (en) | 2012-04-04 | 2015-08-18 | Samsung Electronics Co., Ltd | Multi-level stack having multi-level contact and method |
| US9287162B2 (en) | 2013-01-10 | 2016-03-15 | Samsung Austin Semiconductor, L.P. | Forming vias and trenches for self-aligned contacts in a semiconductor structure |
| KR102292645B1 (ko) * | 2017-03-09 | 2021-08-24 | 삼성전자주식회사 | 집적회로 소자 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0853757A (ja) * | 1994-08-10 | 1996-02-27 | Fujitsu Ltd | スパッタ用ターゲットの製造方法、スパッタ方法、及び、スパッタ装置 |
| US5470790A (en) * | 1994-10-17 | 1995-11-28 | Intel Corporation | Via hole profile and method of fabrication |
| KR100442407B1 (ko) | 1996-07-18 | 2004-07-30 | 어드밴스드 마이크로 디바이시즈,인코포레이티드 | 에칭 스톱을 이용하여 스태거된 상호 접속 라인을 생성하는 집적회로 |
| KR100443628B1 (ko) * | 1999-03-19 | 2004-08-09 | 동경 엘렉트론 주식회사 | 반도체 장치 및 그 제조 방법 |
| US6770975B2 (en) * | 1999-06-09 | 2004-08-03 | Alliedsignal Inc. | Integrated circuits with multiple low dielectric-constant inter-metal dielectrics |
| JP4554011B2 (ja) * | 1999-08-10 | 2010-09-29 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| JP2001185552A (ja) * | 1999-12-27 | 2001-07-06 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US6295721B1 (en) * | 1999-12-28 | 2001-10-02 | Taiwan Semiconductor Manufacturing Company | Metal fuse in copper dual damascene |
| US6699335B2 (en) * | 2000-11-15 | 2004-03-02 | Nsk Ltd. | Machine part |
| JP2003068848A (ja) * | 2001-08-29 | 2003-03-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6555467B2 (en) * | 2001-09-28 | 2003-04-29 | Sharp Laboratories Of America, Inc. | Method of making air gaps copper interconnect |
| JP3974470B2 (ja) * | 2002-07-22 | 2007-09-12 | 株式会社東芝 | 半導体装置 |
-
2002
- 2002-07-22 JP JP2002212908A patent/JP3974470B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-07 US US10/337,402 patent/US6670714B1/en not_active Expired - Lifetime
- 2003-07-03 TW TW092118230A patent/TWI223875B/zh not_active IP Right Cessation
- 2003-07-19 KR KR10-2003-0049506A patent/KR100538725B1/ko active IP Right Grant
- 2003-07-22 CN CNB031331041A patent/CN100390986C/zh not_active Expired - Fee Related
- 2003-11-21 US US10/717,556 patent/US6774024B2/en not_active Expired - Lifetime
-
2004
- 2004-06-22 US US10/872,482 patent/US20040245645A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| CN1477706A (zh) | 2004-02-25 |
| JP3974470B2 (ja) | 2007-09-12 |
| KR100538725B1 (ko) | 2005-12-26 |
| TW200402838A (en) | 2004-02-16 |
| US6774024B2 (en) | 2004-08-10 |
| US6670714B1 (en) | 2003-12-30 |
| CN100390986C (zh) | 2008-05-28 |
| KR20040010267A (ko) | 2004-01-31 |
| US20040104482A1 (en) | 2004-06-03 |
| US20040245645A1 (en) | 2004-12-09 |
| JP2004055919A (ja) | 2004-02-19 |
| US20040012091A1 (en) | 2004-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI223875B (en) | Semiconductor integrated circuit device having multilevel interconnection | |
| TWI595535B (zh) | 積體電路結構與其形成方法 | |
| CN108140559B (zh) | 传导阻障直接混合型接合 | |
| US7846837B2 (en) | Through substrate via process | |
| CN100559565C (zh) | 半导体器件及其制造方法 | |
| US8013394B2 (en) | Integrated circuit having resistor between BEOL interconnect and FEOL structure and related method | |
| US8994146B2 (en) | Metal-insulator-metal (MIM) capacitor within topmost thick inter-metal dielectric layers | |
| US20100164062A1 (en) | Method of manufacturing through-silicon-via and through-silicon-via structure | |
| US7420278B2 (en) | Semiconductor device | |
| KR100812731B1 (ko) | 조화된 응력을 갖는 상호 접속물들 및 그의 제조 방법 | |
| US20120261826A1 (en) | Tsv structure and method for forming the same | |
| TW201717315A (zh) | 用於成品率改善的使用銅合金的混合鍵 | |
| US7605470B2 (en) | Dummy patterns and method of manufacture for mechanical strength of low K dielectric materials in copper interconnect structures for semiconductor devices | |
| TW201041108A (en) | Bump pad structure and method for creating the same | |
| JP2009295733A (ja) | 半導体装置及びその製造方法 | |
| JP2015510292A (ja) | モノリシック集積したｃｍｏｓおよび音波装置 | |
| JP2000150429A (ja) | 半導体装置およびその製造方法 | |
| JP2022191901A (ja) | 半導体装置およびその製造方法 | |
| JP4074721B2 (ja) | 半導体チップおよび半導体チップの製造方法 | |
| JP2005019696A (ja) | 半導体装置およびその製造方法 | |
| TWI559414B (zh) | 基底穿孔製程 | |
| TW200919638A (en) | Metal line in semiconductor device and fabricating method thereof | |
| US8049308B2 (en) | Bond pad for low K dielectric materials and method for manufacture for semiconductor devices | |
| KR100665193B1 (ko) | Ｍｉｍ 커패시터를 구비하는 반도체 장치 및 그의 제조방법 | |
| KR100835835B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |