JP2002093918A - 集積回路及び集積回路の製造方法 - Google Patents
集積回路及び集積回路の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】
【課題】 本発明は、集積回路及び集積回路の製造方法
を提供する。 【解決手段】 集積回路中の故障の発生又は可能性を評
価する装置及びプロセスである。プロセスは基板又はダ
イスの周囲にランナのような導電性領域を形成すること
を含む。導電性領域は集積回路中の１ないし複数の異な
るメタライゼーション層に配置される。導電性領域は１
ないし複数のボンディングパッドに結合される。ダイス
は抵抗、導電率、漏話又は導電性領域上の他の電気的特
性を、ボンディングパッドを通して測定することによ
り、評価される。評価は集積回路中に形成されたランナ
が故障しているか、故障する可能性があるかを予測する
ために使用できる。
を提供する。 【解決手段】 集積回路中の故障の発生又は可能性を評
価する装置及びプロセスである。プロセスは基板又はダ
イスの周囲にランナのような導電性領域を形成すること
を含む。導電性領域は集積回路中の１ないし複数の異な
るメタライゼーション層に配置される。導電性領域は１
ないし複数のボンディングパッドに結合される。ダイス
は抵抗、導電率、漏話又は導電性領域上の他の電気的特
性を、ボンディングパッドを通して測定することによ
り、評価される。評価は集積回路中に形成されたランナ
が故障しているか、故障する可能性があるかを予測する
ために使用できる。
Description
【０００１】本発明の分野 本発明は一般に集積回路及びパッケージング、より具体
的には、集積回路を評価する機構及び方法に関する。
的には、集積回路を評価する機構及び方法に関する。
【０００２】本発明の背景 集積回路は典型的な場合、パターン形成されたメタライ
ゼーション層間の電気的接続をするため、選択された位
置に管を含む層間誘電体により、電気的に分離された複
数のレベルのパターン形成されたメタライゼーションと
ともに作製される。特性向上のための（たとえばデバイ
ス速度を増したり、与えられた面積のチップ内での回路
の機能を増すことにより）断えざる努力の中で、集積回
路の寸法がより小さくなるとともに、相互接続線幅は次
第に狭くなり、金属レベルの数は増加している。これに
よりモールドした化合物が裂けたり応力による移動によ
って生じる損傷のような有害な効果を、より受けやすく
なる。応力による移動というのは、相互接続中に存在す
る機械的な応力勾配に応答して、相互接続する材料が質
量移動することをさし、応力勾配は導電性ランナと周囲
（たとえば上又は下）の誘電体材料又はモールド化合物
間の熱膨張係数の不整合及びコンプライアンス不整合か
ら生じる。
ゼーション層間の電気的接続をするため、選択された位
置に管を含む層間誘電体により、電気的に分離された複
数のレベルのパターン形成されたメタライゼーションと
ともに作製される。特性向上のための（たとえばデバイ
ス速度を増したり、与えられた面積のチップ内での回路
の機能を増すことにより）断えざる努力の中で、集積回
路の寸法がより小さくなるとともに、相互接続線幅は次
第に狭くなり、金属レベルの数は増加している。これに
よりモールドした化合物が裂けたり応力による移動によ
って生じる損傷のような有害な効果を、より受けやすく
なる。応力による移動というのは、相互接続中に存在す
る機械的な応力勾配に応答して、相互接続する材料が質
量移動することをさし、応力勾配は導電性ランナと周囲
（たとえば上又は下）の誘電体材料又はモールド化合物
間の熱膨張係数の不整合及びコンプライアンス不整合か
ら生じる。
【０００３】熱履歴に依存して、応力は圧縮性又は伸張
性である。伸張性応力は空孔を形成し、一方圧縮性応力
はヒロックを形成することがある。空孔は成長を続け、
成長を続けることがエネルギー的に不可能となるまで、
応力を減し、移動する空孔はまた他の空孔と合体し、実
効的に空孔成長機構を生じる可能性がある。たとえば、
層間誘電体をアルミニウム（Ａｌ）線（しばしば“ラン
ナ”とよばれる）上に堆積させるプロセスを考える。ア
ルミニウム線は基板上又は半導体基板上の他の誘電体材
料上にある。典型的な場合、そのような堆積は化学気相
堆積（ＣＶＤ）により行われる。堆積後、構造を室温に
冷却するにつれ、層間誘電体よりはるかに大きな熱膨張
係数をもつアルミニウム線は、上の層間誘電体より収縮
しようとする。
性である。伸張性応力は空孔を形成し、一方圧縮性応力
はヒロックを形成することがある。空孔は成長を続け、
成長を続けることがエネルギー的に不可能となるまで、
応力を減し、移動する空孔はまた他の空孔と合体し、実
効的に空孔成長機構を生じる可能性がある。たとえば、
層間誘電体をアルミニウム（Ａｌ）線（しばしば“ラン
ナ”とよばれる）上に堆積させるプロセスを考える。ア
ルミニウム線は基板上又は半導体基板上の他の誘電体材
料上にある。典型的な場合、そのような堆積は化学気相
堆積（ＣＶＤ）により行われる。堆積後、構造を室温に
冷却するにつれ、層間誘電体よりはるかに大きな熱膨張
係数をもつアルミニウム線は、上の層間誘電体より収縮
しようとする。
【０００４】アルミニウム層への固着性が非常に良い層
間誘電体は、アルミニウム線がその所望の平衡長に収縮
するのを妨げ、その結果アルミニウム線中に伸張性の応
力が発生する。伸張性の応力は線の端部で最大であり、
中心に向って減少し、そのため線の幅に渡って、ゼロで
ない伸張性応力勾配が存在する。この応力勾配は質量移
動に対する熱力学的駆動力を表わす化学ポテンシャル勾
配に対応する。従って、アルミニウム原子はアルミニウ
ム線中の全体的な歪エネルギーを減すため、拡散する。
典型的な場合、数カ月又は数年という時間がたつと、導
電層のこの質量移動により、導電性ランナ中に空孔が発
生し、故障を起す可能性がある。空孔は線全体を横切る
（すなわち回路の開放）可能性があったり、断面積を減
す可能性があり、そこを通ってエレクトロマイグレーシ
ョン効果が生じるよう電流が流れたり、あるいは電流が
流れることにより、致命的な熱的損傷を起しうる。導電
性ランナのストレスマイグレーション特性を解決する本
質は、これらの効果を評価する方法である。特にそのよ
うな方法は潜在的な応力の問題を容易に解決する機構を
提供する必要がある。
間誘電体は、アルミニウム線がその所望の平衡長に収縮
するのを妨げ、その結果アルミニウム線中に伸張性の応
力が発生する。伸張性の応力は線の端部で最大であり、
中心に向って減少し、そのため線の幅に渡って、ゼロで
ない伸張性応力勾配が存在する。この応力勾配は質量移
動に対する熱力学的駆動力を表わす化学ポテンシャル勾
配に対応する。従って、アルミニウム原子はアルミニウ
ム線中の全体的な歪エネルギーを減すため、拡散する。
典型的な場合、数カ月又は数年という時間がたつと、導
電層のこの質量移動により、導電性ランナ中に空孔が発
生し、故障を起す可能性がある。空孔は線全体を横切る
（すなわち回路の開放）可能性があったり、断面積を減
す可能性があり、そこを通ってエレクトロマイグレーシ
ョン効果が生じるよう電流が流れたり、あるいは電流が
流れることにより、致命的な熱的損傷を起しうる。導電
性ランナのストレスマイグレーション特性を解決する本
質は、これらの効果を評価する方法である。特にそのよ
うな方法は潜在的な応力の問題を容易に解決する機構を
提供する必要がある。
【０００５】本発明の要約 本発明は集積回路中で生じる故障又はその可能性を解決
する装置及びプロセスに関する。プロセスは基板又はダ
イスの周囲にランナのような導電性領域を形成すること
を含む。導電性領域は集積回路内の１ないし複数の異な
るメタライゼーション層に配置してよい。導電性領域は
１ないし複数のボンディングパッドに結合される。ダイ
スは抵抗率、導電率、漏話又は導電性領域上の他の電気
的特性を、ボンディングパッドを通して測定することに
より、評価する。評価は次に集積回路内に形成されたラ
ンナが、故障しているかあるいは故障の可能性があるか
を予測するために、使うことができる。
する装置及びプロセスに関する。プロセスは基板又はダ
イスの周囲にランナのような導電性領域を形成すること
を含む。導電性領域は集積回路内の１ないし複数の異な
るメタライゼーション層に配置してよい。導電性領域は
１ないし複数のボンディングパッドに結合される。ダイ
スは抵抗率、導電率、漏話又は導電性領域上の他の電気
的特性を、ボンディングパッドを通して測定することに
より、評価する。評価は次に集積回路内に形成されたラ
ンナが、故障しているかあるいは故障の可能性があるか
を予測するために、使うことができる。
【０００６】先の一般的な記述及び以下の詳細な記述は
例であり、本発明を限定するものではないことを、理解
すべきである。
例であり、本発明を限定するものではないことを、理解
すべきである。
【０００７】発明の詳細な説明 簡単に言うと、本発明の実施例は、集積回路中に故障が
発生したこと又はその可能性を評価する装置及びプロセ
スを提供する。このプロセスはランナのような導電性領
域を、基板又はダイスの周囲に形成することを含む。導
電性領域は集積回路内の１ないし複数の異なるメタライ
ゼーション層に配置してよい。導電性領域はボンディン
グパッドの２つないしそれ以上のボンディングパッドに
結合される。ダイスは抵抗、導電率、漏話又は導電性領
域上の他の電気的特性を測定することにより、評価され
る。評価はたとえば、集積回路内に形成されたランナが
故障しているかあるいはする可能性があるかを予測する
ために使用できる。
発生したこと又はその可能性を評価する装置及びプロセ
スを提供する。このプロセスはランナのような導電性領
域を、基板又はダイスの周囲に形成することを含む。導
電性領域は集積回路内の１ないし複数の異なるメタライ
ゼーション層に配置してよい。導電性領域はボンディン
グパッドの２つないしそれ以上のボンディングパッドに
結合される。ダイスは抵抗、導電率、漏話又は導電性領
域上の他の電気的特性を測定することにより、評価され
る。評価はたとえば、集積回路内に形成されたランナが
故障しているかあるいはする可能性があるかを予測する
ために使用できる。
【０００８】次に、図面を参照すると、同様の参照用数
字は同様の要素をさしており、図１は本発明に従うダイ
ス又は基板１０の上面図である。図２は線２−２に沿っ
た図１中に示された集積回路の概略図である。ダイス１
０はボンディングパッド２０及び導電性領域３０ａ，３
０ｂ，３０ｃを含む。導電性領域３０ａ，３０ｂ，３０
ｃは金属、合金、導電性シリサイド、導電性窒化物、導
電性有機ポリマ又はそれらの組合せで形成してよい。金
属は銅、アルミニウム、タングステン、チタン又はそれ
らの組合せを含んでよい。ボンディングパッド２０は星
形、正方形、長方形、円形又は他の形に形成してよい。
字は同様の要素をさしており、図１は本発明に従うダイ
ス又は基板１０の上面図である。図２は線２−２に沿っ
た図１中に示された集積回路の概略図である。ダイス１
０はボンディングパッド２０及び導電性領域３０ａ，３
０ｂ，３０ｃを含む。導電性領域３０ａ，３０ｂ，３０
ｃは金属、合金、導電性シリサイド、導電性窒化物、導
電性有機ポリマ又はそれらの組合せで形成してよい。金
属は銅、アルミニウム、タングステン、チタン又はそれ
らの組合せを含んでよい。ボンディングパッド２０は星
形、正方形、長方形、円形又は他の形に形成してよい。
【０００９】更に、導電性領域３０ａ，３０ｂ，３０ｃ
用の材料は、導電性領域４０を形成する材料と同じ、又
は本質的に同じものを選んでもよい。導電性領域３０
ａ，３０ｂ，３０ｃは導電性領域４０が形成される時、
形成してもよい。導電性領域４０はたとえばダイス１０
内に形成されたデバイスを相互接続するためのランナ又
はレベル間相互接続（たとえばプラグ）である。言いか
えると、導電性領域４０は集積回路を形成するために、
ダイス１０中の構造を相互接続するために用いられる。
用の材料は、導電性領域４０を形成する材料と同じ、又
は本質的に同じものを選んでもよい。導電性領域３０
ａ，３０ｂ，３０ｃは導電性領域４０が形成される時、
形成してもよい。導電性領域４０はたとえばダイス１０
内に形成されたデバイスを相互接続するためのランナ又
はレベル間相互接続（たとえばプラグ）である。言いか
えると、導電性領域４０は集積回路を形成するために、
ダイス１０中の構造を相互接続するために用いられる。
【００１０】典型的な場合、集積回路を形成する製造プ
ロセスに付随した応力は、ダイスの周辺でより大きく現
われる。たとえば、ダイス周辺に生じる応力はダイス５
０の中心から、外部領域６０に向って増加する。上述の
ように、これは導電性領域３０ａ，３０ｂ，３０ｃ及び
４０を形成するのに用いられる材料と、集積回路を形成
する他の材料との間の不整合のために生じる。他の材料
には、層間誘電体、モールド化合物及び基板又はダイス
１０が含まれる。
ロセスに付随した応力は、ダイスの周辺でより大きく現
われる。たとえば、ダイス周辺に生じる応力はダイス５
０の中心から、外部領域６０に向って増加する。上述の
ように、これは導電性領域３０ａ，３０ｂ，３０ｃ及び
４０を形成するのに用いられる材料と、集積回路を形成
する他の材料との間の不整合のために生じる。他の材料
には、層間誘電体、モールド化合物及び基板又はダイス
１０が含まれる。
【００１１】導電性領域３０ａ，３０ｂ及び３０ｃはダ
イスに比べ多くの領域に配置してよい。たとえば、導電
性領域３０ａ，３０ｂ及び３０ｃはダイスの周囲又は外
側の領域に形成してよい。あるいは、導電性領域３０
ａ，３０ｂ及び３０ｃは、ダイス１０の外側の端部とボ
ンディングパッド２０の間に形成してよい。別の実施例
において、導電性領域３０ａ，３０ｂ及び３０ｃは導電
性領域４０より外側の端部１５に近く形成してもよい。
導電性領域３０ａ，３０ｂ及び３０ｃは導電性領域４０
上に生じる力と等しいか大きい力を経験するように配置
してよく、試験を容易にするため、ボンディングパッド
２０に結合される。更に別の実施例において、導電性パ
ッド３０ａ，３０ｂ及び３０ｃの少くとも１つをダイス
１０又は他の層上に形成し、導電性領域の試験中用いて
よい少くとも２つのボンディングパッドに接続してよ
い。
イスに比べ多くの領域に配置してよい。たとえば、導電
性領域３０ａ，３０ｂ及び３０ｃはダイスの周囲又は外
側の領域に形成してよい。あるいは、導電性領域３０
ａ，３０ｂ及び３０ｃは、ダイス１０の外側の端部とボ
ンディングパッド２０の間に形成してよい。別の実施例
において、導電性領域３０ａ，３０ｂ及び３０ｃは導電
性領域４０より外側の端部１５に近く形成してもよい。
導電性領域３０ａ，３０ｂ及び３０ｃは導電性領域４０
上に生じる力と等しいか大きい力を経験するように配置
してよく、試験を容易にするため、ボンディングパッド
２０に結合される。更に別の実施例において、導電性パ
ッド３０ａ，３０ｂ及び３０ｃの少くとも１つをダイス
１０又は他の層上に形成し、導電性領域の試験中用いて
よい少くとも２つのボンディングパッドに接続してよ
い。
【００１２】膨張率の違いにより、ダイス、ダイス上に
形成されたモールド化合物８０、層間誘電体（図示され
ていない）及び導電性領域の１つ又はすべての間に、応
力が発生する。これらの応力は導電性領域を故障させる
可能性がある。導電性領域はダイス１０の外側の領域上
に形成されるため、導電性領域３０ａ，３０ｂ及び３０
ｃ上に最も大きな応力が生じるはずである。その結果、
導電性領域３０ａ，３０ｂ及び３０ｃ上に、より大きな
応力が生じるため、導電性領域３０ａ，３０ｂ及び３０
ｃは故障する可能性がある。従って、導電性領域３０
ａ，３０ｂ及び３０ｃが故障しているか故障する可能性
があるかという決定は、ダイス１０を除去するか、除去
すべきか否かを決るために、ダイス１０を更に試験する
必要があるか否かを決るために用いることができる。
形成されたモールド化合物８０、層間誘電体（図示され
ていない）及び導電性領域の１つ又はすべての間に、応
力が発生する。これらの応力は導電性領域を故障させる
可能性がある。導電性領域はダイス１０の外側の領域上
に形成されるため、導電性領域３０ａ，３０ｂ及び３０
ｃ上に最も大きな応力が生じるはずである。その結果、
導電性領域３０ａ，３０ｂ及び３０ｃ上に、より大きな
応力が生じるため、導電性領域３０ａ，３０ｂ及び３０
ｃは故障する可能性がある。従って、導電性領域３０
ａ，３０ｂ及び３０ｃが故障しているか故障する可能性
があるかという決定は、ダイス１０を除去するか、除去
すべきか否かを決るために、ダイス１０を更に試験する
必要があるか否かを決るために用いることができる。
【００１３】ボンディングパッド２０及び導電性領域３
０ａ，３０ｂ及び３０ｃは同じメタライゼーション又は
異なるメタライゼーション層上に形成してよい。後者の
場合、ボンディングパッドはプラグを用いて導電性領域
と相互接続してよい。
０ａ，３０ｂ及び３０ｃは同じメタライゼーション又は
異なるメタライゼーション層上に形成してよい。後者の
場合、ボンディングパッドはプラグを用いて導電性領域
と相互接続してよい。
【００１４】導電性領域３０ａ，３０ｂ及び３０ｃの故
障は、周知の方法を用いて、導電性領域の電気的特性の
変化を測定することによって、決めてよい。たとえば、
時間に伴う抵抗又は抵抗の変化は、導電性領域３０ａ，
３０ｂ及び３０ｃに対して測定した。導電性領域３０
ａ，３０ｂ及び３０ｃのコンダクタンスを測定してもよ
い。２つ又はそれ以上の導電性ライン間での漏話の発生
を測定してもよい。これらは試験の例である。導電性材
料を試験するための多くの周知の試験の任意の１つを用
いてよい。
障は、周知の方法を用いて、導電性領域の電気的特性の
変化を測定することによって、決めてよい。たとえば、
時間に伴う抵抗又は抵抗の変化は、導電性領域３０ａ，
３０ｂ及び３０ｃに対して測定した。導電性領域３０
ａ，３０ｂ及び３０ｃのコンダクタンスを測定してもよ
い。２つ又はそれ以上の導電性ライン間での漏話の発生
を測定してもよい。これらは試験の例である。導電性材
料を試験するための多くの周知の試験の任意の１つを用
いてよい。
【００１５】導電性領域の電気的特性を測定するのに加
え、ダイスは導電性領域の故障を誘発する熱的、電気的
又は他の応力を受ける可能性がある。このようにして、
導電性領域の測定された電気的特性は、導電性ランナ４
０の故障の可能性又は導電性ランナがある指定された時
間又はある条件下で、故障する可能性を予測するために
用いることができる。言いかえると、導電性領域は応力
試験中、集積回路特性の特徴を評価するために用いるこ
とができる。これにより、集積回路中に形成された導電
性領域に対する応力の効果を決るために、より早くかつ
費用のかからない試験が可能になる。
え、ダイスは導電性領域の故障を誘発する熱的、電気的
又は他の応力を受ける可能性がある。このようにして、
導電性領域の測定された電気的特性は、導電性ランナ４
０の故障の可能性又は導電性ランナがある指定された時
間又はある条件下で、故障する可能性を予測するために
用いることができる。言いかえると、導電性領域は応力
試験中、集積回路特性の特徴を評価するために用いるこ
とができる。これにより、集積回路中に形成された導電
性領域に対する応力の効果を決るために、より早くかつ
費用のかからない試験が可能になる。
【００１６】導電性領域の電気的特性は、プローブ３０
５（図６参照）又は導電性領域を評価するために、ボン
ディングパッド２０とテスター３００の電気的接触する
他の適当な手段を用いて、導電性領域３０ａ，３０ｂ及
び３０ｃに結合されたボンディングパッド２０をテスタ
ー３００（図６参照）に電気的に接続することにより、
測定される。試験はダイス１０の製造中、多くの異なる
点で行ってよい。これらには、（１）１ないし複数の誘
電体層、（２）不活性化層又は（３）モールド化合物を
ダイス１０上に形成する前又は後が含まれる。これらの
層を形成するこれらの層又はプロセスのそれぞれが、導
電性領域３０ａ，３０ｂ，３０ｃ及び４０上に応力を生
じる可能性をもつ。１ないし複数のダイス１０について
一度電気的試験を行ったら、データは試験のため、ダイ
ス１０を選択したロットを除去するか、受け入れるため
に使用してよい。あるいはダイス１０のそれぞれは、実
施例で可能になった容易で低価格の試験ができるなら、
個々に試験をしてもよい。図３ａ及び３ｂに示されるよ
うに、導電性領域３０ａ，３０ｂ及び３０ｃ間の間隔
は、ダイス１０の異なる領域間で応力効果を評価するた
め、変化させてもよい。たとえば、導電性領域３０ａ及
び３０ｂ間の間隔Ｘ１は、導電性領域３０ｂ及び３０ｃ
間の間隔Ｘ２より小さくしてよい。その結果、近接した
導電性領域（たとえばランナ又は相互接続）に対する有
害な応力の効果が検出できる。図３ａは間隔Ｘ１がＸ２
より大きいように示しているが、これはＸ２がＸ１より
大きいように逆転してもよい（図３ｂ）。しかし、３個
の導電性領域３０ａ，３０ｂ及び３０ｃは例として示し
たもので、ダイス上には１ないしそれ以上の導電性領域
を含んでよい。たとえば、１つの導電性領域３０又は５
個の導電性領域３０をダイス１０上に形成してもよい。
５（図６参照）又は導電性領域を評価するために、ボン
ディングパッド２０とテスター３００の電気的接触する
他の適当な手段を用いて、導電性領域３０ａ，３０ｂ及
び３０ｃに結合されたボンディングパッド２０をテスタ
ー３００（図６参照）に電気的に接続することにより、
測定される。試験はダイス１０の製造中、多くの異なる
点で行ってよい。これらには、（１）１ないし複数の誘
電体層、（２）不活性化層又は（３）モールド化合物を
ダイス１０上に形成する前又は後が含まれる。これらの
層を形成するこれらの層又はプロセスのそれぞれが、導
電性領域３０ａ，３０ｂ，３０ｃ及び４０上に応力を生
じる可能性をもつ。１ないし複数のダイス１０について
一度電気的試験を行ったら、データは試験のため、ダイ
ス１０を選択したロットを除去するか、受け入れるため
に使用してよい。あるいはダイス１０のそれぞれは、実
施例で可能になった容易で低価格の試験ができるなら、
個々に試験をしてもよい。図３ａ及び３ｂに示されるよ
うに、導電性領域３０ａ，３０ｂ及び３０ｃ間の間隔
は、ダイス１０の異なる領域間で応力効果を評価するた
め、変化させてもよい。たとえば、導電性領域３０ａ及
び３０ｂ間の間隔Ｘ１は、導電性領域３０ｂ及び３０ｃ
間の間隔Ｘ２より小さくしてよい。その結果、近接した
導電性領域（たとえばランナ又は相互接続）に対する有
害な応力の効果が検出できる。図３ａは間隔Ｘ１がＸ２
より大きいように示しているが、これはＸ２がＸ１より
大きいように逆転してもよい（図３ｂ）。しかし、３個
の導電性領域３０ａ，３０ｂ及び３０ｃは例として示し
たもので、ダイス上には１ないしそれ以上の導電性領域
を含んでよい。たとえば、１つの導電性領域３０又は５
個の導電性領域３０をダイス１０上に形成してもよい。
【００１７】図４は本発明の別の実施例を示す。図４に
おいて、導電性領域７０の角領域７５は４５度（θは４
５°）食いつき部をもち、そのためダイスの中心５０か
らダイスの角の方へ広がる応力は、角領域７５に対し、
本質的に垂直である。このようにして、角領域７５中の
導電性領域７０の長い方の軸上の輪状応力の大きさは、
増加する。導電性領域７０は図１に関して上で述べたの
と同じプロセスを用いて評価される。
おいて、導電性領域７０の角領域７５は４５度（θは４
５°）食いつき部をもち、そのためダイスの中心５０か
らダイスの角の方へ広がる応力は、角領域７５に対し、
本質的に垂直である。このようにして、角領域７５中の
導電性領域７０の長い方の軸上の輪状応力の大きさは、
増加する。導電性領域７０は図１に関して上で述べたの
と同じプロセスを用いて評価される。
【００１８】図５は本発明の更に別の実施例を示す。こ
の実施例において、導電性領域の高さ（Ｙ１，Ｙ２，Ｙ
３，Ｙ４及びＹ５）はダイス１０の上面１００に対して
変化させる。これは下の層中に異なる深さをもつ管又は
開口を形成し、導電層を堆積させることにより、実現で
きる。導電層は周知のリソグラフィ及びエッチング技術
を用いて、パターン形成される。異なる高さの導電体を
形成するために、複数のエッチング及びリソグラフィ工
程を用いてよい。同様に、異なる深さの開口又は管を形
成するために、複数のエッチング及びリソグラフィ工程
を用いてよい。
の実施例において、導電性領域の高さ（Ｙ１，Ｙ２，Ｙ
３，Ｙ４及びＹ５）はダイス１０の上面１００に対して
変化させる。これは下の層中に異なる深さをもつ管又は
開口を形成し、導電層を堆積させることにより、実現で
きる。導電層は周知のリソグラフィ及びエッチング技術
を用いて、パターン形成される。異なる高さの導電体を
形成するために、複数のエッチング及びリソグラフィ工
程を用いてよい。同様に、異なる深さの開口又は管を形
成するために、複数のエッチング及びリソグラフィ工程
を用いてよい。
【００１９】異なる高さの導電性領域は、異なる導電性
領域の高さに沿った異なる位置において、導電性領域上
の応力が強調される。たとえば、領域２０５又は導電性
領域２００の底から（Ｚ１）の高さにおける導電性領域
２００上で、応力は大きくなるであろう。これは導電性
領域２１０より異なる高さ２２において、管を越えて延
びる導電性領域２１０とは異なる。応力は領域２１５に
おいて導電性領域２１０上で大きくなるであろう。その
結果、導電性ランナ中の材料勾配により生じるような導
電性領域を形成する材料中に損傷を生じる可能性のある
差異は、同一化される。
領域の高さに沿った異なる位置において、導電性領域上
の応力が強調される。たとえば、領域２０５又は導電性
領域２００の底から（Ｚ１）の高さにおける導電性領域
２００上で、応力は大きくなるであろう。これは導電性
領域２１０より異なる高さ２２において、管を越えて延
びる導電性領域２１０とは異なる。応力は領域２１５に
おいて導電性領域２１０上で大きくなるであろう。その
結果、導電性ランナ中の材料勾配により生じるような導
電性領域を形成する材料中に損傷を生じる可能性のある
差異は、同一化される。
【００２０】たとえば、銅で形成された導電性領域を考
える。ドーパントは電解槽から銅（Ｃｕ）中に導入され
るか、意図的に同時メッキされる。典型的な場合、ドー
パントは光沢剤（たとえばプロパンスルホン酸誘導
体）、キャリヤ（たとえばポリアルキレングリコー
ル）、均一性剤（たとえば、アミン添加スルホン酸アル
カン、アミド、ジスルフィド官能基）及び塩素イオンを
含む。ドーパントは銅薄膜の成長中、その厚さに沿って
自然に勾配を形成する。炭素は電解メッキ後、銅薄膜中
に存在する最も目につくものの１つである。炭素の濃度
は通常、薄膜の最上部から底部へ増加する。銅薄膜中に
追加したこれらの元素及び物質が存在することは、特に
それらが膜の厚さに渡って変化するなら、銅薄膜中に弱
点を生じうる。図５に示された実施例は、導電性領域が
故障しているが、故障する可能性があるかを評価するた
めに、導電性領域中の潜在的な弱い点に焦点をあわせる
機能を提供している。
える。ドーパントは電解槽から銅（Ｃｕ）中に導入され
るか、意図的に同時メッキされる。典型的な場合、ドー
パントは光沢剤（たとえばプロパンスルホン酸誘導
体）、キャリヤ（たとえばポリアルキレングリコー
ル）、均一性剤（たとえば、アミン添加スルホン酸アル
カン、アミド、ジスルフィド官能基）及び塩素イオンを
含む。ドーパントは銅薄膜の成長中、その厚さに沿って
自然に勾配を形成する。炭素は電解メッキ後、銅薄膜中
に存在する最も目につくものの１つである。炭素の濃度
は通常、薄膜の最上部から底部へ増加する。銅薄膜中に
追加したこれらの元素及び物質が存在することは、特に
それらが膜の厚さに渡って変化するなら、銅薄膜中に弱
点を生じうる。図５に示された実施例は、導電性領域が
故障しているが、故障する可能性があるかを評価するた
めに、導電性領域中の潜在的な弱い点に焦点をあわせる
機能を提供している。
【００２１】図６はテスタ３００を用いて試験している
導電性領域３０ａ，３０ｂ及び３０ｃを含む集積回路３
１０を示すブロッタダイヤグラムである。
導電性領域３０ａ，３０ｂ及び３０ｃを含む集積回路３
１０を示すブロッタダイヤグラムである。
【００２２】本発明について、実施例をあげて述べてき
たが、それはこれらの実施例に限定するためのものでは
ない。特許請求の範囲は、本発明の真の精神及び視野を
離れることなく、当業者ができる他の変形及び実施例を
含むと解釈すべきである。
たが、それはこれらの実施例に限定するためのものでは
ない。特許請求の範囲は、本発明の真の精神及び視野を
離れることなく、当業者ができる他の変形及び実施例を
含むと解釈すべきである。
【図１】本発明の実施例に従い部分的に作製された状態
の集積回路の上面図である。
の集積回路の上面図である。
【図２】線２−２に沿ってとった図１に示された集積回
路の概略図である。
路の概略図である。
【図３】ａ、ｂは図２に示された集積回路の一部の分解
組立図である。
組立図である。
【図４】本発明の別の実施例に従う集積回路の上面図で
ある。
ある。
【図５】本発明の更に別の実施例に従う集積回路の分解
組立図である。
組立図である。
【図６】本発明の実施例に従い評価されている集積回路
のブロック図である。
のブロック図である。
１０ ダイス、基板 １５ 端部 ２０ ボンディングパッド ３０，３０ａ，３０ｂ，３０ｃ 導電性領域、導電性パ
ッド ４０ 導電性領域 ５０ 中心 ７０，７０ａ，７０ｂ，７０ｃ 導電性領域 ７５ 角領域 ８０ モールド化合物 １００ 上面 ２００，２１０ 導電性領域 ２１５ 領域 ３００ テスター ３０５ プローブ ３１０ 集積回路
ッド ４０ 導電性領域 ５０ 中心 ７０，７０ａ，７０ｂ，７０ｃ 導電性領域 ７５ 角領域 ８０ モールド化合物 １００ 上面 ２００，２１０ 導電性領域 ２１５ 領域 ３００ テスター ３０５ プローブ ３１０ 集積回路
フロントページの続き (72)発明者 ヴィヴィアン ラヤン アメリカ合衆国 08827 ニュージャーシ ィ，ワシントン，ブリアンズ ロード 142 (72)発明者 トーマス ハーバート シリング アメリカ合衆国 18901 ペンシルヴァニ ア，ドイルスタウン，スティープルチェイ ス ドライヴ 98 Ｆターム(参考） 2G132 AE00 AK03 5F033 HH00 HH08 HH11 HH18 HH19 HH25 HH32 MM21 PP27 VV07 VV12 XX19 5F038 CD01 DT12 EZ20
Claims (15)
- 【請求項１】 基板；基板上に形成された複数のボンデ
ィングパッド；及び基板の外部領域に形成され、複数の
ボンディングパッドの少くとも２つに結合された第１の
導電性領域を含む集積回路。 - 【請求項２】 第１の導電性領域は複数のボンディング
パッドを囲む請求項１記載の集積回路。 - 【請求項３】 第１の導電性領域は面取り領域を有する
請求項２記載の集積回路。 - 【請求項４】 集積回路中に形成されたデバイスを相互
接続するのに適した第２の導電性領域を更に含み、第１
の導電性領域はデバイスから分離されている請求項１記
載の集積回路。 - 【請求項５】 第１の導電性領域は少くとも２つの別々
の第１の導電性領域を含む請求項１記載の集積回路。 - 【請求項６】 少くとも２つの別々の第１の導電性領域
は基板上面に対し、異なる高さを有する請求項５記載の
集積回路。 - 【請求項７】 第１の導電性領域は集積回路の周囲に形
成される請求項１記載の集積回路。 - 【請求項８】 第１の導電性領域は少くとも２つの別々
の導電性領域を含み、別々の導電性領域のそれぞれは複
数のボンディングパッドの少くとも２つに結合された請
求項１記載の集積回路。 - 【請求項９】 少くとも２つのパッドを通して、第１の
領域の電気的特性を試験するための構成をしたテスタを
含む請求項１記載の集積回路を試験するのに適した試験
システム。 - 【請求項１０】 基板；複数のボンディングパッド；及
び基板上でボンディングパッド周囲に形成された導電性
ランナを含み、導電性ランナは複数のボンディングパッ
ドの少くとも２つに電気的に結合された集積回路。 - 【請求項１１】 複数の導電性ランナを更に含む請求項
１０記載の集積回路。 - 【請求項１２】 複数の導電性ランナの少くとも２つ
は、基板の上面に対し、異なる高さを有する請求項１１
記載の集積回路。 - 【請求項１３】 導電性ランナは面取り領域を有する請
求項１０記載の集積回路。 - 【請求項１４】 集積回路上に形成されたデバイス；及
び回路を形成するためにデバイスを相互接続するのに適
した回路導電性ランナを更に含み、 導電性ランナはデバイスから分離されている請求項１０
記載の集積回路。 - 【請求項１５】 基板上に少くとも２つのボンディング
パッドを形成する工程；少くとも２つのボンディングパ
ッド間の領域の上及び領域、基板の外部端に、導電性領
域を形成する工程及びボンディングパッドを導電性領域
上に電気的に結合させ、導電性領域は基板上に形成され
たデバイスには、電気的には結合していない工程を含む
集積回路の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/604,519 US6833557B1 (en) | 2000-06-27 | 2000-06-27 | Integrated circuit and a method of manufacturing an integrated circuit |
| US09/604519 | 2000-06-27 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002093918A true JP2002093918A (ja) | 2002-03-29 |
| JP2002093918A5 JP2002093918A5 (ja) | 2004-07-22 |
| JP3944764B2 JP3944764B2 (ja) | 2007-07-18 |
Family
ID=24419923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001193836A Expired - Fee Related JP3944764B2 (ja) | 2000-06-27 | 2001-06-27 | 集積回路及び集積回路の製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP3944764B2 (ja) |
| KR (1) | KR100823043B1 (ja) |
| GB (1) | GB2368973A (ja) |
| TW (1) | TW512511B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007305763A (ja) * | 2006-05-11 | 2007-11-22 | Nec Electronics Corp | 半導体装置 |
| JP2016090578A (ja) * | 2014-10-30 | 2016-05-23 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | エッジ欠陥検査 |
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|---|---|---|---|---|
| DE10254756B4 (de) * | 2002-11-23 | 2011-07-07 | Infineon Technologies AG, 81669 | Vorrichtung und Verfahren zur Erfassung von Stressmigrations-Eigenschaften |
| US7888672B2 (en) | 2002-11-23 | 2011-02-15 | Infineon Technologies Ag | Device for detecting stress migration properties |
| KR100764660B1 (ko) * | 2006-11-01 | 2007-10-08 | 삼성전기주식회사 | 주파수 종속 특성을 가지는 다중 배선의 신호 천이시뮬레이션 방법 |
| US20190250208A1 (en) * | 2018-02-09 | 2019-08-15 | Qualcomm Incorporated | Apparatus and method for detecting damage to an integrated circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6387736A (ja) * | 1986-09-30 | 1988-04-19 | Nec Corp | 半導体装置 |
| JP2842598B2 (ja) * | 1988-12-01 | 1999-01-06 | 日本電気株式会社 | 半導体集積回路 |
| JPH04199651A (ja) * | 1990-11-29 | 1992-07-20 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH06177221A (ja) * | 1992-12-07 | 1994-06-24 | Fujitsu Ltd | 信頼性評価用半導体装置及び信頼性評価用の評価パターンを内蔵した製品ｌｓｉ、ウエハー |
| JP3269171B2 (ja) * | 1993-04-08 | 2002-03-25 | セイコーエプソン株式会社 | 半導体装置およびそれを有した時計 |
| JPH07201855A (ja) * | 1993-12-28 | 1995-08-04 | Fujitsu Ltd | 半導体装置 |
| JP3270807B2 (ja) * | 1995-06-29 | 2002-04-02 | シャープ株式会社 | テープキャリアパッケージ |
| KR100190927B1 (ko) * | 1996-07-18 | 1999-06-01 | 윤종용 | 슬릿이 형성된 금속막을 구비한 반도체 칩 장치 |
| JP3111938B2 (ja) * | 1997-09-16 | 2000-11-27 | 日本電気株式会社 | 半導体装置 |
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2000
- 2000-06-27 US US09/604,519 patent/US6833557B1/en not_active Expired - Fee Related
-
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- 2001-06-20 GB GB0115078A patent/GB2368973A/en not_active Withdrawn
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- 2001-06-27 JP JP2001193836A patent/JP3944764B2/ja not_active Expired - Fee Related
- 2001-06-27 KR KR1020010037069A patent/KR100823043B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007305763A (ja) * | 2006-05-11 | 2007-11-22 | Nec Electronics Corp | 半導体装置 |
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