JPH03218063A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03218063A JPH03218063A JP1416090A JP1416090A JPH03218063A JP H03218063 A JPH03218063 A JP H03218063A JP 1416090 A JP1416090 A JP 1416090A JP 1416090 A JP1416090 A JP 1416090A JP H03218063 A JPH03218063 A JP H03218063A
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- Japan
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- upper electrode
- integrated circuit
- semiconductor integrated
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- Pending
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- 239000000463 material Substances 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 abstract description 8
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- 238000000034 method Methods 0.000 abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路装置、特に比精度の良い容量素
子を有する半導体集積回路装置に関する。
子を有する半導体集積回路装置に関する。
従来の技術
アナログ集積回路に使用されるフィルター回路には、第
２図に示すようなＳ．Ｃ．Ｆ（スイッチドキャパシタ
フィルタ）回路が多く使われており、この回路の周波数
特性は容量ＣＩｌ Ｃ２の比精度によって決定される。
２図に示すようなＳ．Ｃ．Ｆ（スイッチドキャパシタ
フィルタ）回路が多く使われており、この回路の周波数
特性は容量ＣＩｌ Ｃ２の比精度によって決定される。
従来の半導体集積回路装置においては、容量ＣＩ，Ｃ２
の精度を高めるために、第３図ａ，ｂのような単位容量
素子を複数個設け、これを第４図に示すように一定間隔
をおいて配置し、必要とする容量に応じて接続個数を調
整することが行なわれていた。
の精度を高めるために、第３図ａ，ｂのような単位容量
素子を複数個設け、これを第４図に示すように一定間隔
をおいて配置し、必要とする容量に応じて接続個数を調
整することが行なわれていた。
第２図において、８１〜Ｓ２は電子スイッチで、Ａは増
幅器である。
幅器である。
第３図ａ，ｂは従来の単位容量素子の平面図と断面図で
、それぞれ導電材料で形成された上部電極１と下部電極
２の間に絶縁層３を挟んで容量を・構成する。４は上部
電極１に接続するためのコンタクト部、５は接続用アル
ミニウム配線である。
、それぞれ導電材料で形成された上部電極１と下部電極
２の間に絶縁層３を挟んで容量を・構成する。４は上部
電極１に接続するためのコンタクト部、５は接続用アル
ミニウム配線である。
下部電極２は複数個の単位容量素子群に対して共通であ
っても差支えなく、従って下部電極２に対する外部への
接続手段は省略してある。
っても差支えなく、従って下部電極２に対する外部への
接続手段は省略してある。
第４図は、従来の単位容量素子群を示したもので、６個
の単位容量素子をほぼ一定間隔をおいて長方形に並べて
ある。
の単位容量素子をほぼ一定間隔をおいて長方形に並べて
ある。
発明が解決しようとする課題
このような従来の配列では各単位容量素子の上部電極１
をエッチングにて形成する場合、たとえその写真マスク
を各上部電極１のパターンごとに同一の寸法に設計して
おいても、エッチングプロセスによって単位容量素子群
の外側が、より多《エッチングされる傾向があり、第５
図に示すように各上部電極１の形状が同一にならない欠
点があった。第５図において、６はエッチングにより上
部電極１が削られた部分である。従って、接続する単位
容量素子の数を増減しても、それに比例して全静電容量
を変化させることができなかった。本発明はこのような
欠点を除去しエッチングによる差をなくすものである。
をエッチングにて形成する場合、たとえその写真マスク
を各上部電極１のパターンごとに同一の寸法に設計して
おいても、エッチングプロセスによって単位容量素子群
の外側が、より多《エッチングされる傾向があり、第５
図に示すように各上部電極１の形状が同一にならない欠
点があった。第５図において、６はエッチングにより上
部電極１が削られた部分である。従って、接続する単位
容量素子の数を増減しても、それに比例して全静電容量
を変化させることができなかった。本発明はこのような
欠点を除去しエッチングによる差をなくすものである。
課題を解決するための手段
本発明によると一定間隔をおいて配置された複数個の単
位容量素子群を含む半導体集積回路装置において、前記
単位容量素子群を形成する上部電極群の周辺に前記上部
電極と同一の材質，同一の加工条件で形成され、かつ前
記一定間隔と実質的に等しい間隔を前記単位容量素子群
と各周辺レイアウトパターン間に持つことを特徴とする
。
位容量素子群を含む半導体集積回路装置において、前記
単位容量素子群を形成する上部電極群の周辺に前記上部
電極と同一の材質，同一の加工条件で形成され、かつ前
記一定間隔と実質的に等しい間隔を前記単位容量素子群
と各周辺レイアウトパターン間に持つことを特徴とする
。
作用
一定間隔を保って配置された各単位容量素子の集まりの
結果としてなる上部電極群の周辺に、それら上部電極群
を構成するのと同じ材質と同じプロセスを用いて上部電
極群の各電極の一定間隔を四方とも同じ状態にするよう
に配置することにより、上部電極群のエッチングを均一
にし、外側輪郭部が削れることを防止するものである。
結果としてなる上部電極群の周辺に、それら上部電極群
を構成するのと同じ材質と同じプロセスを用いて上部電
極群の各電極の一定間隔を四方とも同じ状態にするよう
に配置することにより、上部電極群のエッチングを均一
にし、外側輪郭部が削れることを防止するものである。
実施例
第１図は本発明の一実施例の上面図であり、１は容量素
子の上部電極、７は上部電極１の集まりである上部電極
１群の周囲に同一の間隔ａをもって配置されている。上
部電極１と同一材料による周辺パターンである。周辺パ
ターン７は容量素子を構成するものではないダミーパタ
ーンである。
子の上部電極、７は上部電極１の集まりである上部電極
１群の周囲に同一の間隔ａをもって配置されている。上
部電極１と同一材料による周辺パターンである。周辺パ
ターン７は容量素子を構成するものではないダミーパタ
ーンである。
第１図に示した構成例によれば、上部電極１群の各上部
電極１のパターンはエッチングに対して周辺パターン７
の外側が多く削られるため平等であり、エッチング差は
除去できる。
電極１のパターンはエッチングに対して周辺パターン７
の外側が多く削られるため平等であり、エッチング差は
除去できる。
発明の効果
本発明によると、以上説明したように、上部電極群にお
ける外側効果をなくした半導体集積回路装置が得られる
。
ける外側効果をなくした半導体集積回路装置が得られる
。
第１図は本発明の一実施例の半導体集積回路装置の平面
図、第２図は従来の容量素子を有する半導体集積回路装
置の一例の回路図、第３図は従来の単位容量素子の平面
図及び断面図、第４図は従来の単位容量素子群の平面図
、第５図は従来のエッチング後の単位容量素子群の平面
図である。 １・・・・・・上部電極、２・・・・・・下部電極、３
・・・・・・絶縁層、４・・・・・・コンタクト部、５
・・・・・・接続用アルミニウム配線、６・・・・・・
エッチング部、７・・・・・・周辺パターン。
図、第２図は従来の容量素子を有する半導体集積回路装
置の一例の回路図、第３図は従来の単位容量素子の平面
図及び断面図、第４図は従来の単位容量素子群の平面図
、第５図は従来のエッチング後の単位容量素子群の平面
図である。 １・・・・・・上部電極、２・・・・・・下部電極、３
・・・・・・絶縁層、４・・・・・・コンタクト部、５
・・・・・・接続用アルミニウム配線、６・・・・・・
エッチング部、７・・・・・・周辺パターン。
Claims (1)
- 一定間隔をおいて配置された複数個の単位容量素子群を
形成する複数の上部電極群周辺を前記複数の上部電極群
と同一の材料、同一の加工条件で形成され、かつ前記一
定間隔と実質的に等しい間隔のレイアウトパターンを周
囲に配置することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1416090A JPH03218063A (ja) | 1990-01-23 | 1990-01-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1416090A JPH03218063A (ja) | 1990-01-23 | 1990-01-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218063A true JPH03218063A (ja) | 1991-09-25 |
Family
ID=11853400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1416090A Pending JPH03218063A (ja) | 1990-01-23 | 1990-01-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218063A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608246A (en) * | 1994-02-10 | 1997-03-04 | Ramtron International Corporation | Integration of high value capacitor with ferroelectric memory |
| JP2007027303A (ja) * | 2005-07-14 | 2007-02-01 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2009253181A (ja) * | 2008-04-10 | 2009-10-29 | Nec Electronics Corp | 半導体装置 |
| WO2013027274A1 (ja) * | 2011-08-24 | 2013-02-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0346359A (ja) * | 1989-07-14 | 1991-02-27 | Nec Ic Microcomput Syst Ltd | 半導体容量素子 |
| JPH03138973A (ja) * | 1989-10-23 | 1991-06-13 | Nec Corp | 半導体集積回路 |
-
1990
- 1990-01-23 JP JP1416090A patent/JPH03218063A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0346359A (ja) * | 1989-07-14 | 1991-02-27 | Nec Ic Microcomput Syst Ltd | 半導体容量素子 |
| JPH03138973A (ja) * | 1989-10-23 | 1991-06-13 | Nec Corp | 半導体集積回路 |
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| CN103765574A (zh) * | 2011-08-24 | 2014-04-30 | 瑞萨电子株式会社 | 半导体装置 |
| JPWO2013027274A1 (ja) * | 2011-08-24 | 2015-03-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9478601B2 (en) | 2011-08-24 | 2016-10-25 | Renesas Electronics Corporation | Semiconductor device |
| US9929086B2 (en) | 2011-08-24 | 2018-03-27 | Renesas Electronics Corporation | Semiconductor device |
| US10043742B2 (en) | 2011-08-24 | 2018-08-07 | Renesas Electronics Corporation | Semiconductor device |
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