JP2613941B2

JP2613941B2 - 半導体容量素子

Info

Publication number: JP2613941B2
Application number: JP1182976A
Authority: JP
Inventors: 和孝本田
Original assignee: 日本電気アイシーマイコンシステム株式会社
Priority date: 1989-07-14
Filing date: 1989-07-14
Publication date: 1997-05-28
Anticipated expiration: 2012-05-28
Also published as: JPH0346359A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は半導体集積回路においてMOSアナログディバ
イス等の種々の分野において使用される半導体容量素子
に関し、特にスイッチドキャパシタフィルタ等に好適の
高比精度の半導体容量素子に関する。

［従来の技術］半導体容量素子は増幅器の位相補償用及びスイッチド
キャパシタフィルタ等に使用されている。このような用
途に使用される半導体容量素子は容量値の絶対値精度よ
りも容量素子相互間の比精度が高いことが要求されてい
る。

第３図は従来の半導体容量素子を示す平面図、第４図
（ａ）は第３図のＤ−Ｄ線による断面図、第４図（ｂ）
は第３図のＥ−Ｅ線による断面図である。

半導体基板41a上には絶縁膜42aが形成されており、こ
の絶縁膜42a上に下部電極10a,11a,12a,13a,14a,15aが所
定の矩形形状に形成されいる。この各下部電極10a乃至1
5aは、下部電極と同時に形成された接続部9aにより相互
に電気的に接続されている。また、この各下部電極10a
乃至15aは、その周囲に形成された下部電極16a及びこの
下部電極16aに接続して形成された下部電極取り出し部1
aを介して、後述する絶縁膜43a上に形成された下部電極
接続配線3aと電気的に接続されている。

下部電極10a乃至15a上には絶縁膜43aが形成されてお
り、この絶縁膜43a上には上部電極20a,21a,22a,23a,24
a,25aが所定の矩形形状で形成されている。この絶縁膜4
3aと下部電極10a乃至15a及び上部電極20a乃至25aとによ
り、各基本容量素子30a,31a,32a,33a,34a,35aが構成さ
れている。

上部電極20a乃至23aは上部電極取り出し部2aを介して
縦方向に配置された上部電極接続配線4aに接続されてお
り、この上部電極接続配線4a及びこの上部電極接続配線
4aに直交するように配置された上部電極接続配線5aによ
り相互に電気的に接続されている。また、上部電極24a
及び25aは縦方向に配置された上部電極接続配線6aによ
り、相互に電気的に接続されている。更に、この上部電
極接続配線6aと直交するように上部電極接続配線7aが形
成されている。これにより、各基本容量素子の容量の値
をＣとすると、基本容量素子30a乃至33aにより（４×
Ｃ）の容量値を有するコンデンサ（以下、4Cコンデンサ
という）が形成されており、基本容量素子34a及び35aに
より（２×Ｃ）の容量値を有するコンデンサ（以下、2C
コンデンサという）が形成されている。このようにし
て、容量比が2:1の２つのコンデンサを有する半導体容
量素子を得ている。

この２つのコンデンサの容量比の比精度を向上させる
ために、各基本素子に寄生的に発生する容量の値が同一
になるように種々の配慮がされている。例えば、各電極
を所定の形状及び面積に形成すると共に、各基本容量素
子を規制正しく配置している。また、素子領域の縁部、
即ち下部電極10a乃至15aの周囲には各下部電極の境界部
と同一の間隔で切り込みを設けた電極16aを配置し、ダ
ミー部8aを設けている。更に、各上部電極を接続する上
部電極接続配線4a,5a,6a,7aは、半導体容量素子の形成
面積を最小にするためと、寄生容量の発生を可及的に抑
制するために上部電極20a乃至25a上に直交するように配
線されている。この場合、上部電極接続配線5a及び7a
は、4Cコンデンサと2Cコンデンサとの境界部において短
絡することを回避するために、第３図に示すように、相
互に位置をずらせて配置されている。

［発明が解決しようとする課題］しかしながら、各基本容量素子30a乃至35aの境界部に
おいては、第４図（ａ）に示すように、下部電極の接続
部9aと上部電極接続配線4a,5a又は6aとの間に寄生容量
が形成される。この寄生容量が作成されるところは4Cコ
ンデンサにおいて４箇所存在する。また、第４図（ｂ）
に示すように、4Cコンデンサと2Cコンデンサとの境界部
においては接続部9aと上部電極接続配線5a及び7aとの間
に寄生容量が形成される。この寄生容量は、上部電極接
続配線5a及び7aと接続部9aとの間の間隔が狭いため、4C
コンデンサ内に形成される寄生容量に比して容量値が大
きい。このように、従来の半導体容量素子は基本容量素
子の境界部において寄生容量が形成されるため、容量値
の比精度が悪いという欠点がある。

特に、アルミニウム等によりマスクを形成するとき
に、マスクの位置ずれが発生すると、接続部9aと上部電
極接続配線5aとの間の間隔及び接続部9aと上部電極接続
配線7aとの間の間隔が異なってしまう。そうすると、寄
生容量を含めた基本容量素子の実質的な容量が変化し、
容量の比精度が著しく劣化するという問題点がある。

本発明はかかる問題点に鑑みてなされたものであっ
て、その寄生容量が低減され、比精度が高い半導体容量
素子を提供することを目的とする。

［課題を解決するための手段］本発明に係る半導体容量素子は、絶縁層とこの絶縁層
を挾んで対向する矩形の上部電極及び下部電極とにより
構成された基本容量素子を複数組有する半導体容量素子
において、前記下部電極の対向する２辺から側方に導出
された下部電極取り出し部と、この下部電極取り出し部
に接続された下部電極接続配線と、前記上部電極に接続
された上部電極接続配線とを有し、素子領域において前
記下部電極接続配線及び上部電極接続配線は同一の層か
ら相互に平行に形成されており、更にその長手方向が前
記下部電極取り出し部の導出方向と直交することを特徴
とする。

［作用］本発明においては、矩形形状の下部電極から下部電極
取り出し部が側方に導出されている。そして、半導体容
量素子形成領域においてこの下部電極取り出し部は、平
面視でこの下部電極取り出し部の導出方向と直交する方
向に配置された下部電極接続配線に接続されている。一
方、上部電極と接続された上部電極接続配線は前記下部
電極接続配線と平行に配置されている。これにより、基
本容量素子の境界部において寄生容量が形成される原因
となる配線の数が減少する。また、本発明においては、
マスク形成時に位置ずれが発生したとしても、これによ
りその容量が変化する寄生容量は形成されないため、高
い比精度の半導体容量素子を得ることができる。

［実施例］次に、本発明の実施例について添付の図面を参照して
説明する。

第１図は本発明の実施例に係る半導体容量素子を示す
平面図、第２図（ａ）は第１図のＡ−Ａ線による断面
図、第２図（ｂ）は第１図のＢ−Ｂ線による断面図、第
２図（ｃ）は第１図のＣ−Ｃ線による断面図である。

半導体基板41上には絶縁膜42が形成されており、この
絶縁膜42上に矩形形状の下部電極10,11,12,13,14,15が
形成されている。この下部電極10乃至15は対向する２辺
から夫々２本の導体が側方に延出しており、下部電極取
り出し部１となっている。また、素子領域の縁部には、
ダミー部８が設けられている。

下部電極10乃至15上には絶縁膜43が形成されており、
この絶縁膜43の所定領域に上部電極20,21,22,23,24,25
が矩形に形成されている。この下部電極10乃至15、絶縁
層43及び上部電極20乃至25により各基本容量素子30,31,
32,33,34,35が構成されている。

上部電極20乃至25上を含む絶縁膜43上には絶縁膜44が
形成されている。そして、この絶縁膜44上に下部電極接
続配線３及び上部電極接続配線4,6が形成されている。

下部電極接続配線３はその長手方向が下方に形成され
た下部電極取り出し部１の導出方向と直交するように形
成されており、下部電極取り出し部１と交差する部分で
下部電極取り出し部１と電気的に接続されている。ま
た、各下部電極接続配線３は半導体容量素子形成領域の
外側まで延出し、そこで相互に接続されている。

一方、上部電極接続配線4,6は各上部電極20乃至25の
中央部の直上域を通過し、上部電極取り出し部２を介し
て上部電極20乃至25と接続されている。また、この上部
電極接続配線4,6は下部電極接続配線３と平行に配置さ
れており、素子形成領域の外側に延出している。そし
て、この素子形成領域の外側において、基本容量素子30
及び31を接続する上部電極接続配線４と基本容量素子32
及び33を接続する上部電極接続配線４とが接続されてい
る。

これにより、４つの基本容量素子30乃至33により構成
される4Cコンデンサと、２つ基本容量素子34及び35によ
り構成される2Cコンデンサとが形成される。

本実施例の半導体容量素子は上述の如く構成されてお
り、各基本容量素子30乃至35の境界部は、第２図（ａ）
に示すように下部電極接続配線３及び上部電極接続配線
４が平行に配線されているか、又は第２図（ｂ）に示す
ように接続部及び配線が存在しないかのいずれかであ
る。このため、寄生容量を形成する部分、つまり誤差部
が形成されることを回避できる。また、マスクの目合せ
ずれが発生しても、寄生容量が形成されていないため、
基本容量素子の容量値は変化しない。これにより、比精
度が極めて高い半導体容量素子が得られる。更に、各下
部電極10乃至15を配線材料で接続しているため、下部電
極を低インピーダンスに保つこともできる。

なお、本実施例においては4Cコンデンサ及び2Cコンデ
ンサにより構成される半導体容量素子について説明した
が、本発明はこれに限定されるものではなく、任意の整
数比のコンデンサにより構成される半導体容量素子に適
用できる。

［発明の効果］以上説明したように本発明によれば、下部電極から側
方に導出する下部電極取り出し部の導出方向と直交する
方向に下部電極接続配線及び上部電極接続配線が形成さ
れているから、基本容量素子の境界部の配線数が減少す
る。このため、寄生容量の形成が抑制される。また、マ
スクの目合わせずれが発生しても各基本容量素子の容量
は変化しない。従って、比精度が極めて高い半導体容量
素子を得ることができ、本発明はMOSアナログディバイ
ス等の種々の分野に多大の貢献をなす。

【図面の簡単な説明】

第１図は本発明の実施例に係る半導体容量素子を示す平
面図、第２図（ａ）は第１図のＡ−Ａ線による断面図、
第２図（ｂ）は第１図のＢ−Ｂ線による断面図、第２図
（ｃ）は第１図のＣ−Ｃ線による断面図、第３図は従来
の半導体容量素子を示す平面図、第４図（ａ）は第３図
のＤ−Ｄ線による断面図、第４図（ｂ）は第３図のＥ−
Ｅ線による断面図である。 1,1a;下部電極取り出し部、2,2a;上部電極取り出し部、
3,3a;下部電極接続配線、4,4a,5a,6,6a,7a;上部電極接
続配線、８、8a;ダミー部、9a;接続部、10,10a,11,11a,
12,12a,13,13a,14,14a,15,15a,16a;下部電極、20,20a,2
1,21a,22,22a,23,23a,24,24a,25,25a;上部電極、30,30
a,31,31a,32,32a,33,33a,34,34a,35,35a;基本容量素
子、41,41a;半導体基板、42,42a,43,,43a,44;絶縁膜

Claims

(57)【特許請求の範囲】

【請求項１】絶縁層とこの絶縁層を挟んで対向する矩形
の上部電極及び下部電極とにより構成された基本容量素
子を複数組有する半導体容量素子において、前記下部電
極の対向する２辺から側方に導出された下部電極取り出
し部と、この下部電極取り出し部に接続された下部電極
接続配線と、前記上部電極に接続された上部電極接続配
線とを有し、素子領域において前記下部電極接続配線及
び前記上部電極接続配線は同一の層から相互に平行に形
成されており、更にその長手方向が前記下部電極取り出
し部の導出方向と直交することを特徴とする半導体容量
素子。