JPH0774309A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0774309A JPH0774309A JP15957993A JP15957993A JPH0774309A JP H0774309 A JPH0774309 A JP H0774309A JP 15957993 A JP15957993 A JP 15957993A JP 15957993 A JP15957993 A JP 15957993A JP H0774309 A JPH0774309 A JP H0774309A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000003990 capacitor Substances 0.000 abstract description 22
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 11
- 238000000034 method Methods 0.000 abstract description 5
- 238000005530 etching Methods 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 25
- 238000010586 diagram Methods 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- UMVBXBACMIOFDO-UHFFFAOYSA-N [N].[Si] Chemical compound [N].[Si] UMVBXBACMIOFDO-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
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Abstract
(57)【要約】
【目的】 両者をほぼ同じ個数の単位容量に分割するこ
とにより、エッチング誤差の他シリコン窒化膜の膜厚の
ばらつきをも吸収して高精度の容量比を得る。 【構成】 半導体チップの表面に容量素子Ａ（１０）と
容量素子Ｂ（１１）を形成する。容量比が１対４の場
合、容量素子Ａ（１０）を単位容量（１２）Ａ１〜Ａ４
に、容量素子Ｂ（１１）を単位容量（１２）Ｂ１〜Ｂ４
に分割する。容量素子Ａ（１０）は、並列接続した単位
容量Ａ１、Ａ２と同じく並列接続したた単位容量Ａ３、
Ａ４とを直列接続することに容量比１の素子とし、容量
素子Ｂ（１１）は単位容量Ｂ１〜Ｂ４を並列接続して容
量比４の素子とする。各単位容量（１２）は全て同じ面
積で形成することにより同じ容量値を持ち、全てを近接
配置する。
とにより、エッチング誤差の他シリコン窒化膜の膜厚の
ばらつきをも吸収して高精度の容量比を得る。 【構成】 半導体チップの表面に容量素子Ａ（１０）と
容量素子Ｂ（１１）を形成する。容量比が１対４の場
合、容量素子Ａ（１０）を単位容量（１２）Ａ１〜Ａ４
に、容量素子Ｂ（１１）を単位容量（１２）Ｂ１〜Ｂ４
に分割する。容量素子Ａ（１０）は、並列接続した単位
容量Ａ１、Ａ２と同じく並列接続したた単位容量Ａ３、
Ａ４とを直列接続することに容量比１の素子とし、容量
素子Ｂ（１１）は単位容量Ｂ１〜Ｂ４を並列接続して容
量比４の素子とする。各単位容量（１２）は全て同じ面
積で形成することにより同じ容量値を持ち、全てを近接
配置する。
Description
【０００１】
【産業上の利用分野】本発明は２つの容量素子の容量比
を高精度に制御した半導体集積回路装置に関する。
を高精度に制御した半導体集積回路装置に関する。
【０００２】
【従来の技術】積分回路、スイッチドキャパシタ回路等
はその構成に２個の容量の容量比を用い、その性能指数
は容量比の精度で大幅に左右される。該回路を集積化
し、且つ集積回路の高機能化を図るためには前記２個の
容量素子をも集積化する必要がある。容量素子として
は、ＰＮ接合を用いたものと、シリコン酸化膜を用いた
もの、そしてシリコン窒化膜を用いたものが知られてい
る。最後のシリコン窒化膜を用いたものが単位面積当り
の容量値が最も大きい。
はその構成に２個の容量の容量比を用い、その性能指数
は容量比の精度で大幅に左右される。該回路を集積化
し、且つ集積回路の高機能化を図るためには前記２個の
容量素子をも集積化する必要がある。容量素子として
は、ＰＮ接合を用いたものと、シリコン酸化膜を用いた
もの、そしてシリコン窒化膜を用いたものが知られてい
る。最後のシリコン窒化膜を用いたものが単位面積当り
の容量値が最も大きい。
【０００３】半導体集積回路に組み込むための容量素子
の一例を図５に示す。同図において、（１）はＰ型半導
体基板、（２）はＮ型エピタキシャル層、（３）はＬＯ
ＣＯＳ酸化膜、（４）はゲートポリシリコン層、（５）
はシリコン窒化膜、（６）は層間絶縁膜、（７）（８）
はアルミ電極である。シリコン窒化膜（５）を誘電体薄
膜、ゲ−トポリシリコン層（４）を下部電極、アルミ電
極（７）を上部電極とし、アルミ電極（８）を下部電極
の取り出し電極としている。
の一例を図５に示す。同図において、（１）はＰ型半導
体基板、（２）はＮ型エピタキシャル層、（３）はＬＯ
ＣＯＳ酸化膜、（４）はゲートポリシリコン層、（５）
はシリコン窒化膜、（６）は層間絶縁膜、（７）（８）
はアルミ電極である。シリコン窒化膜（５）を誘電体薄
膜、ゲ−トポリシリコン層（４）を下部電極、アルミ電
極（７）を上部電極とし、アルミ電極（８）を下部電極
の取り出し電極としている。
【０００４】集積回路に於ては容量素子毎にシリコン窒
化膜（５）の膜厚を変更することができないので、各容
量素子の容量値は上部電極と下部電極とが誘電体薄膜を
挟んで対向する面積、即ち層間絶縁膜（６）の開口面積
に比例する。従って、上記容量比を得るためには、図６
（Ａ）に示すように容量素子Ａ（１０）と容量素子Ｂ
（１１）との面積の比を容量比の値、ここでは１対４に
することで容量比を得ている。
化膜（５）の膜厚を変更することができないので、各容
量素子の容量値は上部電極と下部電極とが誘電体薄膜を
挟んで対向する面積、即ち層間絶縁膜（６）の開口面積
に比例する。従って、上記容量比を得るためには、図６
（Ａ）に示すように容量素子Ａ（１０）と容量素子Ｂ
（１１）との面積の比を容量比の値、ここでは１対４に
することで容量比を得ている。
【０００５】また、別のパターン設計手法として、図６
（Ｂ）に示すように容量素子Ａ（１０）と同じ大きさの
容量素子を単位容量（１２）とし、該単位容量（１２）
を並列接続して容量素子Ｂ（１１）とする手法が例えば
特開平０３−１０８３６７号公報に記載されている。こ
の方法では、パターンの加工精度の誤差、つまり層間絶
縁膜（６）の開口部分のエッチング誤差が容量比の誤差
に影響を与えにくい利点がある。
（Ｂ）に示すように容量素子Ａ（１０）と同じ大きさの
容量素子を単位容量（１２）とし、該単位容量（１２）
を並列接続して容量素子Ｂ（１１）とする手法が例えば
特開平０３−１０８３６７号公報に記載されている。こ
の方法では、パターンの加工精度の誤差、つまり層間絶
縁膜（６）の開口部分のエッチング誤差が容量比の誤差
に影響を与えにくい利点がある。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
方法でもシリコン窒化膜（５）のばらつきまでは吸収で
きない。膜厚のばらつきは、一般的に半導体ウェハの一
方向に対して徐々に増大または減少という様なある傾き
をもって生じる。従って、図５（Ｂ）の手法では容量素
子Ｂ（１１）の分割数が多くなるほど容量素子Ｂ（１
１）の単位容量（１２）が容量素子Ａ（１０）から距離
的に離れ、ばらつきの変化量も大きくなるので、容量比
の精度が悪化するという欠点があった。
方法でもシリコン窒化膜（５）のばらつきまでは吸収で
きない。膜厚のばらつきは、一般的に半導体ウェハの一
方向に対して徐々に増大または減少という様なある傾き
をもって生じる。従って、図５（Ｂ）の手法では容量素
子Ｂ（１１）の分割数が多くなるほど容量素子Ｂ（１
１）の単位容量（１２）が容量素子Ａ（１０）から距離
的に離れ、ばらつきの変化量も大きくなるので、容量比
の精度が悪化するという欠点があった。
【０００７】
【課題を解決するための手段】本発明は上述した従来の
欠点に鑑み成されたもので、容量素子Ａ、Ｂをほぼ等し
い個数の単位容量素子に分割し、これらを直列または並
列接続することにより、シリコン窒化膜の膜厚のばらつ
きをも吸収して容量素子の容量比を一層高精度に制御し
た半導体集積回路を提供するものである。
欠点に鑑み成されたもので、容量素子Ａ、Ｂをほぼ等し
い個数の単位容量素子に分割し、これらを直列または並
列接続することにより、シリコン窒化膜の膜厚のばらつ
きをも吸収して容量素子の容量比を一層高精度に制御し
た半導体集積回路を提供するものである。
【０００８】
【作用】本発明によれば、容量素子の両者をほぼ同じ個
数に分割してあるので、シリコン窒化膜のばらつきが容
量素子Ａ、Ｂの両方に等しく影響する。よって従来より
容量比の精度を上げることができる。
数に分割してあるので、シリコン窒化膜のばらつきが容
量素子Ａ、Ｂの両方に等しく影響する。よって従来より
容量比の精度を上げることができる。
【０００９】
【実施例】以下に本発明の一実施例を図面を参照しなが
ら詳細に説明する。図１は本発明の半導体集積回路装置
を示するための平面図である。例として容量比が１対４
のものを例にする。同図に於て、容量素子Ａ（１０）と
容量素子Ｂ（１１）とは、同じ面積の単位容量（１２）
が４個用いられており、容量素子Ａ（１０）は並列接続
した素子Ａ１、Ａ２と、同じく並列接続した素子Ａ３、
Ａ４とを直列接続して単位容量（１２）１個分の容量値
を形成している。
ら詳細に説明する。図１は本発明の半導体集積回路装置
を示するための平面図である。例として容量比が１対４
のものを例にする。同図に於て、容量素子Ａ（１０）と
容量素子Ｂ（１１）とは、同じ面積の単位容量（１２）
が４個用いられており、容量素子Ａ（１０）は並列接続
した素子Ａ１、Ａ２と、同じく並列接続した素子Ａ３、
Ａ４とを直列接続して単位容量（１２）１個分の容量値
を形成している。
【００１０】一方の容量素子Ｂは、４個の単位容量（１
２）Ｂ１〜Ｂ４を並列接続することで単位容量（１２）
４個分の容量値を形成している。各素子Ａ１〜Ａ４、Ｂ
１〜Ｂ４は半導体基板上に隣接するように配置され、下
部電極形成用のゲートポリシリコン層（４）と上部電極
を形成する為のアルミ配線層（７）（８）とを利用して
図１に従うような配線を形成することで電気的に結線す
る。これで、容量比、つまりシリコン窒素膜（５）を挟
んで下部電極と上部電極とが対向する面積が１対４の素
子が形成される。各単位容量（１２）の容量値は全て等
しい。
２）Ｂ１〜Ｂ４を並列接続することで単位容量（１２）
４個分の容量値を形成している。各素子Ａ１〜Ａ４、Ｂ
１〜Ｂ４は半導体基板上に隣接するように配置され、下
部電極形成用のゲートポリシリコン層（４）と上部電極
を形成する為のアルミ配線層（７）（８）とを利用して
図１に従うような配線を形成することで電気的に結線す
る。これで、容量比、つまりシリコン窒素膜（５）を挟
んで下部電極と上部電極とが対向する面積が１対４の素
子が形成される。各単位容量（１２）の容量値は全て等
しい。
【００１１】図２（Ａ）（Ｂ）は本願の作用効果を説明
するための図である。簡単にするため、容量比が１対１
のものを考える。図２（Ａ）が従来、図２（Ｂ）が本願
である。今、隣り合う単位容量が１の面積につきプラス
・マイナス０．０１のばらつきが生じると仮定する。す
ると、図２（Ａ）の例では、容量素子Ａ対Ｂの比は、 Ａ：Ｂ＝２：１．９８＝１．０１０ または Ａ：Ｂ＝２：１．０２＝０．９９０ となり、容量比の標準偏差はσ＝０．０１となる。
するための図である。簡単にするため、容量比が１対１
のものを考える。図２（Ａ）が従来、図２（Ｂ）が本願
である。今、隣り合う単位容量が１の面積につきプラス
・マイナス０．０１のばらつきが生じると仮定する。す
ると、図２（Ａ）の例では、容量素子Ａ対Ｂの比は、 Ａ：Ｂ＝２：１．９８＝１．０１０ または Ａ：Ｂ＝２：１．０２＝０．９９０ となり、容量比の標準偏差はσ＝０．０１となる。
【００１２】これに対して図２（Ｂ）の例では、容量素
子Ａは、 Ａ＝１＋０．９９＝１．９９ または Ａ＝１＋１．０
１＝２．０１ の値をとる。容量素子Ｂも同じく０．９９または１．０
１の値をとるので、容量素子Ａ対Ｂの比は、 Ａ：Ｂ＝１．９９：１．９９＝１ または Ａ：Ｂ＝１．９９：２．０１＝０．９９０ または Ａ：Ｂ＝２．０１：１．９９＝１．０１０ または Ａ：Ｂ＝２．０１：２．０１＝１ となり、容量比の標準偏差はσ＝０．００７となる。即
ち、容量比が１対１であれば両方分割することにより、
上記の１番目と４番目のように比が１になる確率、比が
１対整数倍であれば、その比に従ったばらつき零の比が
得られる確率が生じるので、従来より容量比の精度のば
らつきを改善できる。
子Ａは、 Ａ＝１＋０．９９＝１．９９ または Ａ＝１＋１．０
１＝２．０１ の値をとる。容量素子Ｂも同じく０．９９または１．０
１の値をとるので、容量素子Ａ対Ｂの比は、 Ａ：Ｂ＝１．９９：１．９９＝１ または Ａ：Ｂ＝１．９９：２．０１＝０．９９０ または Ａ：Ｂ＝２．０１：１．９９＝１．０１０ または Ａ：Ｂ＝２．０１：２．０１＝１ となり、容量比の標準偏差はσ＝０．００７となる。即
ち、容量比が１対１であれば両方分割することにより、
上記の１番目と４番目のように比が１になる確率、比が
１対整数倍であれば、その比に従ったばらつき零の比が
得られる確率が生じるので、従来より容量比の精度のば
らつきを改善できる。
【００１３】半導体集積回路においては、距離が接近し
ている程ばらつきの度合いも近接するという特質を有す
る。図１の例においても、各単位容量（１２）が個々に
近接する、つまりＡ１とＢ１とが、Ａ２とＢ２とが各々
隣接するというように上下２段に配置しているので、ば
らつきの影響が容量素子Ａ、Ｂ（１０）（１１）に均等
に作用して、容量比を高い精度に保つことができる。
ている程ばらつきの度合いも近接するという特質を有す
る。図１の例においても、各単位容量（１２）が個々に
近接する、つまりＡ１とＢ１とが、Ａ２とＢ２とが各々
隣接するというように上下２段に配置しているので、ば
らつきの影響が容量素子Ａ、Ｂ（１０）（１１）に均等
に作用して、容量比を高い精度に保つことができる。
【００１４】これを更に一歩進めて、各容量素子を互い
違いに配置すると更なる改善を期待できる。例えば図３
（Ａ）に示すように、容量素子Ａ、Ｂ（１０）（１１）
の容量比が１対１で、各々を２分割した単位容量を４個
横一列に並べたものでは、左からＡ１、Ｂ１、Ａ２、Ｂ
２という順に並べることにより、ばらつき精度の改善が
期待できる。
違いに配置すると更なる改善を期待できる。例えば図３
（Ａ）に示すように、容量素子Ａ、Ｂ（１０）（１１）
の容量比が１対１で、各々を２分割した単位容量を４個
横一列に並べたものでは、左からＡ１、Ｂ１、Ａ２、Ｂ
２という順に並べることにより、ばらつき精度の改善が
期待できる。
【００１５】図３（Ｂ）は容量比が１対４のものを各々
４分割した例である。図１とは異なり、全ての単位容量
（１２）を横一列に配置し、先の例に習って左からＡ
１、Ｂ１、Ａ２、Ｂ２、Ａ３、Ｂ３、Ａ４、Ｂ４の順に
並べてある。並列接続した単位容量Ａ１とＡ２、単位容
量Ａ３とＡ４とを直列接続して容量値１の素子を形成
し、単位容量Ｂ１〜Ｂ４を並列接続して容量値４の素子
を形成している。
４分割した例である。図１とは異なり、全ての単位容量
（１２）を横一列に配置し、先の例に習って左からＡ
１、Ｂ１、Ａ２、Ｂ２、Ａ３、Ｂ３、Ａ４、Ｂ４の順に
並べてある。並列接続した単位容量Ａ１とＡ２、単位容
量Ａ３とＡ４とを直列接続して容量値１の素子を形成
し、単位容量Ｂ１〜Ｂ４を並列接続して容量値４の素子
を形成している。
【００１６】図４は、同じく容量比が１対４のものを図
１と同じく上下２段に配置したものである。そして先の
例に従い、上の列が左からＡ１、Ｂ２、Ａ３、Ｂ４、下
の列が左からＢ１、Ａ２、Ｂ３、Ａ４という順に配置
し、接続は図１と同じにする。このように互い違いに配
置することにより、すべてを順番に並べた例より、容量
比を更に高精度に制御することができる。
１と同じく上下２段に配置したものである。そして先の
例に従い、上の列が左からＡ１、Ｂ２、Ａ３、Ｂ４、下
の列が左からＢ１、Ａ２、Ｂ３、Ａ４という順に配置
し、接続は図１と同じにする。このように互い違いに配
置することにより、すべてを順番に並べた例より、容量
比を更に高精度に制御することができる。
【００１７】
【発明の効果】以上に説明したとおり、本発明によれ
ば、ほぼ同じ個数の単位容量を直列または並列接続する
ことにより容量比を形成しているので、容量のパターン
寸法の誤差のほか、シリコン窒化膜（５）の膜厚のばら
つきをも吸収して精度の高い容量比を得ることができる
利点を有する。
ば、ほぼ同じ個数の単位容量を直列または並列接続する
ことにより容量比を形成しているので、容量のパターン
寸法の誤差のほか、シリコン窒化膜（５）の膜厚のばら
つきをも吸収して精度の高い容量比を得ることができる
利点を有する。
【００１８】また、各単位容量（１２）を互い違いに配
置すれば、ばらつきの影響を一層抑えて容量比の精度を
向上できる利点をも有する。さらに、シリコン窒化膜
（５）は膜厚を薄くすれば容量値を大にできる一方、膜
厚を薄くすることで単位面積当りの容量値が大きくなる
ので膜厚のばらつきによる容量比のばらつきも大にな
る。本願によれば、膜厚のばらつきをも吸収するので、
シリコン窒化膜の膜厚を薄くして高密度の容量素子で容
量比を形成することが可能になるという利点をも有する
ものである。
置すれば、ばらつきの影響を一層抑えて容量比の精度を
向上できる利点をも有する。さらに、シリコン窒化膜
（５）は膜厚を薄くすれば容量値を大にできる一方、膜
厚を薄くすることで単位面積当りの容量値が大きくなる
ので膜厚のばらつきによる容量比のばらつきも大にな
る。本願によれば、膜厚のばらつきをも吸収するので、
シリコン窒化膜の膜厚を薄くして高密度の容量素子で容
量比を形成することが可能になるという利点をも有する
ものである。
【図１】本発明を説明するための図である。
【図２】本発明を説明するための図である。
【図３】本発明を説明するための図である。
【図４】本発明を説明するための図である。
【図５】従来例を説明するための断面図である。
【図６】従来例を説明するための図である。
Claims (3)
- 【請求項１】 半導体チップの表面に、上部電極と下部
電極との交差部の面積が各々定められた容量比に従う面
積とした少なくとも１組の容量素子を形成した半導体集
積回路装置において、 前記１組の容量素子は、互いに複数個の単位容量素子に
分割され、該単位容量素子を直列または並列接続して前
記容量比を形成したことを特徴とする半導体集積回路装
置。 - 【請求項２】 半導体チップの表面に、上部電極と下部
電極との交差部の面積が各々定められた容量比に従う面
積とした少なくとも１組の容量素子を形成した半導体集
積回路装置において、 前記１組の容量素子は、互いに複数個の単位容量素子に
分割され、該単位容量素子を直列または並列接続して前
記容量比を形成し、且つ、お互いの単位容量素子を隣接
して配置したことを特徴とする半導体集積回路装置。 - 【請求項３】半導体チップの表面に、上部電極と下部電
極との交差部の面積が各々定められた容量比に従う面積
とした少なくとも１組の容量素子を形成した半導体集積
回路装置において、 前記１組の容量素子は、互いに複数個の単位容量素子に
分割され、該単位容量素子を直列または並列接続して前
記容量比を形成し、且つ、互いの単位容量素子を交互に
隣接して配置したことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15957993A JPH0774309A (ja) | 1993-06-29 | 1993-06-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15957993A JPH0774309A (ja) | 1993-06-29 | 1993-06-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774309A true JPH0774309A (ja) | 1995-03-17 |
Family
ID=15696801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15957993A Pending JPH0774309A (ja) | 1993-06-29 | 1993-06-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774309A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0747959A2 (en) * | 1995-06-07 | 1996-12-11 | STMicroelectronics, Inc. | Precision capacitor ladder using differential equal-perimeter pairs |
| EP0892437A2 (en) * | 1997-07-16 | 1999-01-20 | STMicroelectronics, Inc. | Precision capacitor ladder using differential equal-perimeter pairs |
| WO2003009383A1 (en) * | 2001-07-17 | 2003-01-30 | Nokia Corporation | Capacitor arrangement and method for producing such a capacitor arrangement |
-
1993
- 1993-06-29 JP JP15957993A patent/JPH0774309A/ja active Pending
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