JPH01204446A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01204446A JPH01204446A JP63029432A JP2943288A JPH01204446A JP H01204446 A JPH01204446 A JP H01204446A JP 63029432 A JP63029432 A JP 63029432A JP 2943288 A JP2943288 A JP 2943288A JP H01204446 A JPH01204446 A JP H01204446A
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- Japan
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- polycrystalline silicon
- transistors
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- silicon layer
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 239000010703 silicon Substances 0.000 claims abstract description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 9
- 239000003990 capacitor Substances 0.000 claims abstract description 4
- 238000002955 isolation Methods 0.000 claims description 14
- 238000005192 partition Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000000605 extraction Methods 0.000 claims 1
- 239000002131 composite material Substances 0.000 abstract 2
- 238000009792 diffusion process Methods 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にゲートアレイ
半導体集積回路装置に関する。
半導体集積回路装置に関する。
従来、ゲートアレイ半導体集積回路装置においては、互
いに接する同一導電型のトランジスタ同志は、通常、基
板と逆導電型の拡散層によって絶縁分離される。
いに接する同一導電型のトランジスタ同志は、通常、基
板と逆導電型の拡散層によって絶縁分離される。
しかしながら、ゲートアレイ半導体集積回路装置は最近
まずますその回路機能が複合化され、多機能化されて来
ており、それに伴なって抵抗、コンデンサなどの受動回
路素子の形成が必要となって来ている。しかし、この要
望を従来構造の半導体装置で応えようとすると、これら
のコンポーネント素子を収納するチップ面積が新たに必
要となるので、チップサイズの大型化を招くか或いはそ
の分だけトランジスタのＳ積度を犠牲にしなければなら
なくなる。
まずますその回路機能が複合化され、多機能化されて来
ており、それに伴なって抵抗、コンデンサなどの受動回
路素子の形成が必要となって来ている。しかし、この要
望を従来構造の半導体装置で応えようとすると、これら
のコンポーネント素子を収納するチップ面積が新たに必
要となるので、チップサイズの大型化を招くか或いはそ
の分だけトランジスタのＳ積度を犠牲にしなければなら
なくなる。
本発明の目的は、上記の情況に鑑み、チップサイズの大
型化或いはトランジスタの集積度を何んら犠牲にするこ
となくゲートアレイ回路機能の複合化および多機能化を
達成し得る半導体集積回路装置を提供することである。
型化或いはトランジスタの集積度を何んら犠牲にするこ
となくゲートアレイ回路機能の複合化および多機能化を
達成し得る半導体集積回路装置を提供することである。
本発明によれば、半導体集積回路装置は、半導体基板と
、前記半導体基板上に隣接して配置形成される同一導電
型の複数個の１〜ランジスタ索子と、前記トランジスタ
素子間を互いに絶縁分離するトレンチ素子分離領域と、
前記１ヘレンチ素子分離領域の一部溝内に隔壁シリコン
酸化膜を間に挾在させて多結晶シリコン層を充填形成す
る受動回路素子形成領域とを含んで成り、前記隔壁シリ
コン酸化膜で挟まれる多層シリコン層の両面または片面
上に配線パターンをそれぞれ選択形成して前記受動回路
素子形成領域内に多結晶シリコン層を抵抗体とする抵抗
素子または引出電極とする容量素子を形成することを含
んで構成される。
、前記半導体基板上に隣接して配置形成される同一導電
型の複数個の１〜ランジスタ索子と、前記トランジスタ
素子間を互いに絶縁分離するトレンチ素子分離領域と、
前記１ヘレンチ素子分離領域の一部溝内に隔壁シリコン
酸化膜を間に挾在させて多結晶シリコン層を充填形成す
る受動回路素子形成領域とを含んで成り、前記隔壁シリ
コン酸化膜で挟まれる多層シリコン層の両面または片面
上に配線パターンをそれぞれ選択形成して前記受動回路
素子形成領域内に多結晶シリコン層を抵抗体とする抵抗
素子または引出電極とする容量素子を形成することを含
んで構成される。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明をＣＭＯＳゲートアレイ半導体集積回路
装置に実施した場合の一実施例を示す平面図である０本
実施例によれば、ＣＭＯＳゲートアレイ半導体集積回路
装置は、Ｐ型シリコン基板１上に隣接配置される多結晶
シリコンゲート電極５とＮ型拡散Ｍ３から成るＮチャン
ネル型ＭＯＳトランジスタ群と、Ｎウェル２領域上に隣
接配置される多結晶シリコンゲート電極６とＰ型拡散層
４から成るＰチャンネル型ＭＯ３）ランジスタ群と、隣
接するそれぞれのトランジスタを互いに電気的に絶縁分
離するトレンチ素子分離領域７と、トレンチ素子分離領
域７の一部の溝内に隔壁シリコン酸化膜８を間にシリコ
ン酸化膜に代えてそれぞれ充填される多結晶シリコン層
９とを含む。これらの多結晶シリコンＭ９を含む領域は
アルミ配線の形成如何によって素子分離機能を損うこと
なく抵抗素子領域または容量素子領域としてそれぞれ利
用し得る。
装置に実施した場合の一実施例を示す平面図である０本
実施例によれば、ＣＭＯＳゲートアレイ半導体集積回路
装置は、Ｐ型シリコン基板１上に隣接配置される多結晶
シリコンゲート電極５とＮ型拡散Ｍ３から成るＮチャン
ネル型ＭＯＳトランジスタ群と、Ｎウェル２領域上に隣
接配置される多結晶シリコンゲート電極６とＰ型拡散層
４から成るＰチャンネル型ＭＯ３）ランジスタ群と、隣
接するそれぞれのトランジスタを互いに電気的に絶縁分
離するトレンチ素子分離領域７と、トレンチ素子分離領
域７の一部の溝内に隔壁シリコン酸化膜８を間にシリコ
ン酸化膜に代えてそれぞれ充填される多結晶シリコン層
９とを含む。これらの多結晶シリコンＭ９を含む領域は
アルミ配線の形成如何によって素子分離機能を損うこと
なく抵抗素子領域または容量素子領域としてそれぞれ利
用し得る。
第２図はトレンチ素子分離領域の一部を抵抗素子領域と
して用いた場合の一実施例を示す本発明半導体集積回路
装置の部分断面図である０本実施例によれば、アルミ配
線１０．１１は隔壁シリコン酸化膜８で隔てられた両側
から多結晶シリコン／ｆｆｌ ９にそれぞれ接続される
。この結線法によれば、多結晶シリコン層９はアルミ配
線１０．１１に対して直列に挿入されるので抵抗素子と
して機能することができる。
して用いた場合の一実施例を示す本発明半導体集積回路
装置の部分断面図である０本実施例によれば、アルミ配
線１０．１１は隔壁シリコン酸化膜８で隔てられた両側
から多結晶シリコン／ｆｆｌ ９にそれぞれ接続される
。この結線法によれば、多結晶シリコン層９はアルミ配
線１０．１１に対して直列に挿入されるので抵抗素子と
して機能することができる。
第３図はトレンチ素子分離領域の一部を容量素子領域と
して用いた場合の一実施例を示す本発明半導体集積回路
装置の部分断面図である。本実施例によれば、隔壁シリ
コン酸化膜８で隔てられた多結晶シリコンｗＩ９の一方
に対してのみアルミ配線１１が結線される。この結線に
よりアルミ配線１】とシリコン基板１との間には素子分
離機能を損うことなく容量素子が形成される。
して用いた場合の一実施例を示す本発明半導体集積回路
装置の部分断面図である。本実施例によれば、隔壁シリ
コン酸化膜８で隔てられた多結晶シリコンｗＩ９の一方
に対してのみアルミ配線１１が結線される。この結線に
よりアルミ配線１】とシリコン基板１との間には素子分
離機能を損うことなく容量素子が形成される。
以上２つの実施例は何れもｐ３Ｊｉシリコン基板１上に
抵抗素子または容量素子を形成した場合を示したもので
あるが、Ｎウェル２領域内にそれぞれを形成することも
勿論可能である。これから明らかなように、所要の抵抗
素子または容量素子は剪れもトレンチ素子分離領域内に
形成されるのでチップ面積を拡大せずに、また、トラン
ジスタ素子の集積度を変更することなく回路機能の複合
化を実現し得る。
抵抗素子または容量素子を形成した場合を示したもので
あるが、Ｎウェル２領域内にそれぞれを形成することも
勿論可能である。これから明らかなように、所要の抵抗
素子または容量素子は剪れもトレンチ素子分離領域内に
形成されるのでチップ面積を拡大せずに、また、トラン
ジスタ素子の集積度を変更することなく回路機能の複合
化を実現し得る。
以上詳細に説明したように、本発明によれば、互いに隣
接する同一導電型のトランジスタ同志はＩ−レンヂ満に
よって絶縁分離され、抵抗素子または容量素子は配線パ
ターンの選択によってそれぞれこのトレンチ溝内に互い
に絶縁分離されて形成される。従って、従来問題とされ
たチップ面積の増大成いはトランジスタ素子の集積度の
減少を生じることなく、きわめて効率的にグー半導体集
積回路装置績回路装置の複合化、多機能化を達成せしめ
ることができる。
接する同一導電型のトランジスタ同志はＩ−レンヂ満に
よって絶縁分離され、抵抗素子または容量素子は配線パ
ターンの選択によってそれぞれこのトレンチ溝内に互い
に絶縁分離されて形成される。従って、従来問題とされ
たチップ面積の増大成いはトランジスタ素子の集積度の
減少を生じることなく、きわめて効率的にグー半導体集
積回路装置績回路装置の複合化、多機能化を達成せしめ
ることができる。
第１図は本発明をＣＭＯＳゲートアレイ半導体：！Ａ積
回路装置に実施した場合の一実施例を示す平面図、第２
図はトレンチ素子分離領域の一部を抵抗素子領域として
用いた場合の一実施例を示す本発明半導体集積回路装置
の部分断面図、第３図はトレンチ素子分離領域の一部を
容量素子領域として用いた場合の一実施例を示す本発明
半導体集積回路装置の部分断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎウェル領域、３
・・・Ｎを拡散層領域、４・・・Ｐ型拡散層領域、５．
６・・・多結晶シリコンゲート電極、７・・・トレンチ
素子分離領域、８・・・隔壁シリボン酸化膜、９・・・
多結晶シリコシ充填層。 代理人 弁理士 内 原 昔 男 １ 図 Ｉ Ｐ型：、ＩＪコシ基Ａ反 ｑ トじ予麦
士分島住冷白燻２Ａ／ウェ／Ｉ、贋口或
ｇＦＩＩ１３壁シリコシ醸花欣３ Ｎ’ｌ＃広散＠
太或 ｑ ％結晶ジグコシた４１
≦４ｐｖ拡散領域 ５．６舎〃ｉシジノコシ ケ一り電木ｉ
回路装置に実施した場合の一実施例を示す平面図、第２
図はトレンチ素子分離領域の一部を抵抗素子領域として
用いた場合の一実施例を示す本発明半導体集積回路装置
の部分断面図、第３図はトレンチ素子分離領域の一部を
容量素子領域として用いた場合の一実施例を示す本発明
半導体集積回路装置の部分断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎウェル領域、３
・・・Ｎを拡散層領域、４・・・Ｐ型拡散層領域、５．
６・・・多結晶シリコンゲート電極、７・・・トレンチ
素子分離領域、８・・・隔壁シリボン酸化膜、９・・・
多結晶シリコシ充填層。 代理人 弁理士 内 原 昔 男 １ 図 Ｉ Ｐ型：、ＩＪコシ基Ａ反 ｑ トじ予麦
士分島住冷白燻２Ａ／ウェ／Ｉ、贋口或
ｇＦＩＩ１３壁シリコシ醸花欣３ Ｎ’ｌ＃広散＠
太或 ｑ ％結晶ジグコシた４１
≦４ｐｖ拡散領域 ５．６舎〃ｉシジノコシ ケ一り電木ｉ
Claims (1)
- 半導体基板と、前記半導体基板上に隣接して配置形成
される同一導電型の複数個のトランジスタ素子と、前記
トランジスタ素子間を互いに絶縁分離するトレンチ素子
分離領域と、前記トレンチ素子分離領域の一部溝内に隔
壁シリコン酸化膜を間に挾在させて多結晶シリコン層を
充填形成する受動回路素子形成領域とを含んで成り、前
記隔壁シリコン酸化膜で挟まれる多層シリコン層の両面
または片面上に配線パターンをそれぞれ選択形成して前
記受動回路素子形成領域内に多結晶シリコン層を抵抗体
とする抵抗素子または引出電極とする容量素子を形成す
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029432A JPH01204446A (ja) | 1988-02-09 | 1988-02-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029432A JPH01204446A (ja) | 1988-02-09 | 1988-02-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01204446A true JPH01204446A (ja) | 1989-08-17 |
Family
ID=12275977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63029432A Pending JPH01204446A (ja) | 1988-02-09 | 1988-02-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01204446A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04174536A (ja) * | 1990-11-07 | 1992-06-22 | Nec Corp | 半導体集積回路 |
| DE19960563B4 (de) * | 1999-12-15 | 2005-11-03 | Infineon Technologies Ag | Halbleiterstruktur und entsprechendes Herstellungsverfahren |
-
1988
- 1988-02-09 JP JP63029432A patent/JPH01204446A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04174536A (ja) * | 1990-11-07 | 1992-06-22 | Nec Corp | 半導体集積回路 |
| DE19960563B4 (de) * | 1999-12-15 | 2005-11-03 | Infineon Technologies Ag | Halbleiterstruktur und entsprechendes Herstellungsverfahren |
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