KR100271955B1 - 반도체 집적회로장치 - Google Patents

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KR100271955B1 KR1019920000707A KR920000707A KR100271955B1 KR 100271955 B1 KR100271955 B1 KR 100271955B1 KR 1019920000707 A KR1019920000707 A KR 1019920000707A KR 920000707 A KR920000707 A KR 920000707A KR 100271955 B1 KR100271955 B1 KR 100271955B1
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Abstract

본 발명은 논리게이트가 배열되어 이루어진 반도체 집적회로 장치에 관한 것으로, 전면에 깔려지는 MOS트랜지스터를 절연층 위의 얇은 실리콘부에 형성하여, 배열되는 논리게이트의 소자구조를 SOI구조로 한다. 이 절연층의 하부에는, 아날로그화를 위한 캐패시터 하부전극, 유전체막, 캐패시터 상부전극이나 저항소자가 기판상의 절연막 혹은 절연기판에 매립되도록 형성되고, 그 캐패시터나 저항은 절연층에 설치된 콘택트홀을 거쳐 칩표면으로 취출된다.
상기 절연층에는 연마 스토퍼를 형성하기 위하여, SOI 구조의 얇은 실리콘부는 기판 연마로부터 얻어진다.
이와같이, 논리게이트가 칩위로 배열되는 시이오브 게이트 구조의 게이트 어레이에 있어서, 게이트 규모를 감소시키지 않고 저항소자나 용량소자를 형성하여 아날로그 혼재의 칩을 얻는다.

Description

반도체 집적회로장치
제1도는 본 발명의 반도체 집적회로장치의 일예를 나타낸 요부 평면도.
제2도는 제1도의 II-II선 단면도.
제3도는 상기 일예를 제조하는 방법 가운데 절연층의 형성공정까지의 공정 단면도.
제4도는 상기 예를 제조하는 방법 가운데 캐괘시터 상부 전극의 형성공정 단면도.
제5도는 상기 일예를 제조하는 방법 가운데 절연막의 형성공정 까지의 공정 단면도.
제6도는 상기 일예를 제조하는 방법 가운데 블순물의 도입공정 까지의 공정 단면도.
제7도는 본 발명의 반도체 집적회로장치의 다른 일예를 나타낸 요부 단면도.
제8도는 상기 제7도의 VIII-VIII선 단면도.
제9도는 상기 제7도의 예를 제조하는 방법 가운데 절연층의 형성공정까지의 공정 단면도.
제10도는 상기 제7도의 예를 제조하는 방법 가운데 절연층의 형성공정까지의 공정 단면도.
제11도는 상기 제7도의 예를 제조하는 방법 가운데 불순물의 도입공정까지의 공정 단면도.
제12도는 종래의 게이트 어레이의 일예를 나타낸 요부 평면도.
제13도는 제12도의 XIII-XIII선 단면도.
* 도면의 주요부분에 대한 부호의 설명
10,40,50,80 : 실리콘계기판 11,15,33,51,55,73 : 절연층
12 : 캐패시터 하부전극 13 : 유전체막
14 : 캐패시터 상부전극 16 : 연마 스토퍼부
17,42,57,82 : 소오스·드레인영역 18,39,58,79 : 게이트 전극
본 발명은 논리게이트가 배열되어 이루어진 반도체 집적회로 장치에 관한 것으로, 특히 SOI(Silicon on Insulator)구조의 게이트 어레이(Gate array)에 관한 것이다.
종래의 기술에서는, 특정 용도용 IC의 하나로서 게이트 어레이가 많이 이용되고 있다.
이러한 게이트 어레이는 칩(Chip)위에 기본적인 논리 게이트가 행렬형상으로 배열된 구조를 가지며, 사용자의 회망에 따라 배선이 실시되어 출하된다.
이 게이트 어레이의 구조로서는, 대별하여 두가지의 구조가 알려져 있다. 하나는 채널 구조이고, 게이트 영역과 게이트 영역에 배선을 하기 위한 채널영역을 갖는 것이다. 또 다른 하나는 채널레스(Channelless)구조이고, 그 전면에 빈틈없이 트랜지스터를 깔은 구조로, 때때로 시이·오브·게이트(SOG:Sea-of-gate)로도 불리워진다.
제12도 및 제13도는 종래의 게이트 어레이의 일예의 일부(nMOS5부)를 나타낸 도면이다. 제12도에서, 기판위에 대략 그형상의 패턴으로 각각 패턴닝된 층이 MOS 트랜지스터의 전극(102)이고, 배선용의 양단부 사이의 세조(細條)부(102a)를 사이에 두어 대향한 영역에 소오스·드레인 영역(103, 103)이 형성된다. 다른 방향으로 형성된 한쌍의 게이트전극(172, 102)과, 이들과 인접하는 소오스 드레인영역(103)으로 하나의 기본셀이 구성되고, 각 기본셀은 소자분리영역(LOCOS)(105)에 평면상 에워싸여 진다. 기본셀 사이의 영역은 기판(웰:Well)과의 콘택트(Contact)를 취하기 위한 영역(104)이 된다. 제13도는 제12도의 XIII-XIII선에 따른 단면도이고, n형 실리콘 기판(101)위에 p형 위영역(106)이 형성되고, 소오스·드레인영역(103)은 p형 웰영역(106)에 형성된 n+형의 불순물 확산영역으로 이루어지고, 영역(104)는 p+형의 불순물 확산영역으로 이루어진다.
고집적화의 요구나 레이아웃(Layout)효율을 고려하여 최근에는 채널구조로부터 전면깔개형의 게이트 어레이로의 이행이 진척되고 있다. 또, 성능면에서는 디지탈 신호뿐만 아니라 아날로그 신호도 취급하도록 고안된 아날로그 혼재형도 알려져 있다(예를들면, 「일경일렉트로닉스」 no. 484, 122∼123페이지 참조, 일경 BP사 발행).
그런데, 전면깔개형의 게이트 어레이로 하므로써, 그 게이트 규모는 대폭으로 향상한다. 그렇지만, 전면깔개형으로 아날로그 혼재화를 도모할 경우에는 게이트규모가 감소한다라고 하는 문제가 발생한다. 즉, 채널구조에서는 배선영역에 용량소자나 저항소자를 형성할 수 있지만, 전면깔개 형에서는 배선전용의 영역이 없으므로, 아날로그화용의 용량소자나 저항소자를 칩위의 어느 곳에 배선할 것인가가 문제로 된다.
무리하게 칩위에 용량소자나 저항소자를 형성할 경우에는 이들 점유면적분 만큼 논리게이트의 수가 감소하게되고, 게이트규모의 대규모화의 장해가 된다.
그리하여, 본 발명은 상술한 기술적인 과제에 감안하여, 게이트 규모를 감소시키지 않고, 아날로그화를 위한 저항소자나 용량소자를 형성할 수 있도록 한 구조의 반도체 집적회로장치를 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위하여, 본 발명의 반도체 집적회로장치는, 지지기판과, 상기 지지기판상에 형성된 반도체층 또는 도전층으로 이루어진 제2의 소자 형성 영역과, 기판연마에 의해 형성된 논리게이트가 배열되는 제1의 소자 형성 영역과, 상기 기판연마의 연마 스토퍼부를 갖는 상기 제1의 소자 형성 영역과 상기 제2의 소자 형성 영역 사이에 배치되는 절연층을 가지고, 상기 절연층은 동일한 재로로 이루어지고 상기 제1의 소자 형성 영역과 상기 제2의소자 형성 영역은 일부가 전기적으로 접속되는 것을 특징으로 한다.
여기서, 상기의 제1의 소자 형성 영역의 상기 논리게이트는 MIS 트랜지스터로 이루어진 구성으로 할 수 있고, 상기 제2의 소자 형성 영역에 형성되는 소자는 저항소자 또는 용량소자 흑은 이들의 조합으로 할 수 있다. 또, 상기 MIS 트랜지스터는 상기 제1의 소자 형성 영역의 전면에 걸쳐 형성되는 구조로 하는 것이 가능하다.
상기 절연층은 연마 스토퍼부를 가지고 있으므로, 제1의 소자 형성 영역을 기판연마에 의해 형성할 때에 제1의 소자 형성 영역을 소요의 두께로 설정할 수 있고, 한편 상기 절연층은 지지기판 상에 배열되는 제2의 소자 형성 영역과 상기 제1의 소자 형성 영역 사이에 배선되므로, 제1의 소자 형성 영역을 절연층의 조합으로 SOI구조로 할 수 있다. 제2의 소자 형성 영역은 제1의 소자 형성 영역과 상기 절연층을 사이에 두어 적층관계가 된다. 따라서, 제2의 소자 형성 영역에 용량소자나 저항소자를 형성함과 동시에 제1의 소자 형성 영역에 논리게이트를 배열시킴으로써, 이들 논리 게이트의 규모를 감소시키지 않고, 동일 칩에 용량소자나 저항소자를 형성할 수 있다.
[실시예]
본 발명의 적합한 실시예를 도면을 참조하면서 설명하다.
[실시예 1]
본 실시예는, SOI구조의 게이트 어레이로 용량소자를 갖는 예이다.
제1도에 본 실시예의 요부 평면도를 나타낸다. 가판상에 대략 그형상의 패턴이 되는 게이트전극(18)이 복수 형성된다. 각 게이트전극(18)은, 그 양단부(19, 19)가 배선용에 사각형 형상으로 절연층(15) 위에 확장되어 있고, 양단부(19, 19)사이의 세조부분을 사이에 두어 사변형 형상의 소오스·드레인 영역(17)이 대향한다.
소오스 드레인영역(17)은 얇은 실리콘부에 형성된 n+형의 블순물 확산영역이고, 그 얇은 실리콘부는 제1의 소자 형성 영역으로서, 후술한 바와같은 기판연마에 의해 형성된다. 게이트전극(18)은 트랜지스터의 채널길이 방향에서 서로 다른 방향이 되도록 하여 배열되어 있고, 한쌍의 게이트전극(18, 18)잊 게이트전극(18)에 각각 인접한 3개의 소오스·드레인 영역(1기에 의해, 각각 소자분리 영역용의 절연층(15)에 에워싸여진 기본셀이 구성 된다. 소오스·드레인영역(17)에 인접한 게이트전극(78)의 하부는 절연층(15)위의 채널형성 영역이 되고, 따라서 MOS 트랜지스터는 SOI 구조로 이루어진 박막 트랜지스터가 된다.
이와같은 기본셀은 친위의 전면에 깔려지고, 전면에 논리게이트가 배열된 시이·오브·게이트 구조가 된다.
제1도에서, 한쌍의 기본셀 사이의 영역은, 평면상 대략 사변형 형상의 캐패시터전극 취출부(20)가 형성된다. 한쌍의 기본셀 사이에는, 2개의 캐패시터 전극 취출부(20, 20)가 병렬로 배치되고, 각각 절연층(15)에 의해 캐패시터 전극취출부 사이 및 인접한 소오스·드레인 영역(17)사이가 소자분리된다. 캐패시터 전극 취출부(20)는 얇은 실리콘부에 형성된 n+형의 불순물 확산 영역으로 이루어진다. 이들 캐패시터 전극 취출부(20)는 각각 밑면부에 캐패시터 전극이 접속된다.
제2도는 제1도의 II-II선 단면도이다. 지지기판으로서 실리콘기판(17)위에 실리콘 산화 층으로 이루어진 절연층(11)이 형성되고, 이 절연층(11)에 형성된 오목부(21, 22)가 매립되도록 캐패시터 하부전극(12)과 캐패시터 상부 전극(14)이 형성된다. 절연층(11)과 실리콘기판(17)의 경계는 접합면이기도 하다. 오목부(21)는 캐패시터 하부전극(12)의 외곽을 이루는 홈이고, 오목부(22)보다도 깊은 위치에 형성되어, 그 평면형상은 기본셀의 범위에 걸쳐 형성됨과 동시에 한쪽의 캐패시터 전극 취출부(20)의 하부가 돌출되도록한 형상으로 되어있다.
따라서, 캐패시터 하부전극(12)도 마찬가지로 기본셀의 사변형 형상의 패턴으로 부터 캐패시터 전극 취출부(20)의 하부에 연재(延在)된 패턴으로 되어 있다. 이 캐패시터 하부전극(12)의 윗면에는 유전체막(13)이 형성되고, 이 유전체막(13)을 사이에 둔 캐패시터 하부전극(12)은 캐패시터 상부전극(14)과 대향한다. 오목부(22)는 캐패시터 상부전극(14)의 외곽을 이루는 홈이고, 오목부(21)보다도 얕은 위치에 형성되고 그 상단은 절연층(11)의 윗면과 같은 높이가 되고, 밑면부에는 오목부(21)가 기본셀의 범위로 위치한다. 이 오목부(22)도 마찬가지로 캐패시터 전극 취출부(20)의 다른 쪽에 연재되도록 형성되고, 그 결과, 캐패시터 상부전극(14)은 캐패시터 전극 취출부(20)의 하부까지 연재 된다. 이 캐패시터 상부전극(14)의 욋면 및 절연층(11)의 윗면은 절연층(15)의 밑면에 접한다. 그리고, 각 캐패시터 전극 취출부(20)의 하부의 절연층(15)에는 콘택트홀(Contact Hole)(23)이 각각 설치 되어 있고, 이들 콘택홀(23)을 거쳐 캐패시터 전극 취출부(20, 20)와, 캐패시터 하부 전극(12), 캐패시터 상부전극(14)이 각각 접속된다.
절연층(15)은 소요의 막두께를 가지고, 캐패시터 전극 취출부(20)나 소오스·드레인 영역(17)이 형성되는 얇은 실리콘부의 밑면부 및 측면부를 감싼다. 이 절연층(15)은 주면(24)과 부분적으로 만나게 되고, 그 주면(24)과 만나는 부분이 소자 분리영역으로서 기능함과 동시에, 얇은 실리콘부를 형성하는 경우의 연마 스토퍼부(16)로서 기능한다. 주면(24)위에는, 도시를 생략한 게이트 절연막을 거쳐 게이트 절연막을 거쳐 게이트 전극(18)이 형성되어 전면 깔개형 게이트 어레이가 된다.
또한, 도면중에는 한개만의 캐패시터를 도시하고 있지만, 칩위에는 수개로 형성된다.
본 실시예의 게이트 어레이는, 논리게이트를 구성하는 MOS트랜지스터가 SOI 구조로 되고, 그 밑면부에 용량소자를 구성하는 캐패시터 상부전극(14), 유전체막(13), 캐패시터 하부전극(12)이 매립되어 있다. 따라서, 조금도 용량소자 자체가 칩위의 면적을 크게 점유하지 않고, 게이트 규모를 대규모로 유지할 수 있다. 또, 본 실시예의 게이트 어레이는 이 다음에 설명하는 프로세스상에서 도 접합 기술을 이용하여 3차원화 되는 것이다.
우선, 단결정의 실리콘기판(31)에 깊이(d1)의 홈(32)을 이방성 에칭등에 의해 형성한다. 이 깊이(d1)는 논리게이트를 구성하는 박막 트랜지스터의 소오스·드레인영역등의 두께가 된다. 또, 평면 레이아웃상에서, 이 홈(32)의 패턴은 소자분리 영역의 패턴과 동일하고, 연마스토퍼 패턴이기도 하다.
홈(32)의 형성후 전면에 절연층(33)을 퇴적한다. 이 절연층(33)은 홈(32)의 밑면부에도 매립된다. 절연층(33)은 캐패시터의 각 전극이 개패시터 전극 취출부에 접속하는 부분에서 개구(開口)되고, 콘택트 홀(34)이 형성된다. 이 개구의 콘택트홀(34)의 밑면부에는 제3도에 도시한 바와같이, 상기 실리콘 기판(31)의 표면이 노출된다. 이 노출된 부분은 후에 개패시터 전극 취출부로서 기능한다.
다음으로, 전면에 제1층째의 불순물이 도정된 폴리실리콘층(35)을 예를들면, CVD법에 의해 형성한다. 이 폴리실리콘층(35)은 제4도에 나타낸 바와같이, 선택적으로 노광, 현상된 포토레지스트층등으로 이루어진 마스크틀 이용하여 패턴닝된다. 이 폴리실리콘층(35)의 패턴온 후에 캐패시터 상부전극이 되는 형상이고, 기본셀의 부분을 감싸는 동시에 상기 한쪽의 콘택트 홀(34)의 밑면까지 연재되는 패턴이 된다.
폴리실리콘층(35)의 패턴닝후, 이 폴리실리콘층(35)의 표면에 실리콘 산화막이나 실리콘 산화막과 실리콘 질화막의 복합막등의 유전체막(36)이 형성되고, 이 유전체막(36)위에 제2층째의 불순물이 도정된 폴리 실리콘층(37)이 형성된다. 또한, 이 폴리실리콘층(37)을 형성할 때에, 폴리실리콘충(35)에 매립되어 있지 않은 다른 쪽의 콘택트홀(34)의 밑면부의 유전체막(36)은 제거된다. 폴리실리콘층(37)은 포토리소그래피(Photolithography) 기술을 이용하여 패턴닝된다. 이 폴리실리콘층(37)의 패턴은 후에 캐패시터 하부전극이 되는 형상이고, 기본셀의 부분을 감싸는 동시에 상기 다른쪽의 콘택트홀(34)의 밑면부까지 연재되는 패턴이 된다.
이와같은 폴리실리콘충(37)을 형성한후, 제5도에 나타낸 바와같이 전면에 두꺼운 실리콘 산화막(38)을 퇴적한다. 이 두꺼운 실리콘 산화막(38)의 퇴적에 의해, 전면은 실리콘 산화막(38)으로 완전히 매립된다. 상기 두꺼운 실리콘산화막(38)은, 퇴적후에 에치백(Etch Back)이나 폴리싱(Polishing)등에 의해 평탄화 된다.
상기 실리콘 산화막(38)의 형성후, 실리콘기판(40)을 평탄화된 면에 접합시킨다.
이것으로 소자형성면을 지지할수 있게 된다. 다음으로, 상기 실리콘기판(31)을 속면측으로 부터 연마한다. 이 연마에 의하여 실리콘기판(31)은 서서히 그 두께가 감소되고, 상기 절연층(33)의 표면(33a)이 노출된 곳에서, 즉 연마스토퍼가 드러난 곳에서 그 연마를 정지한다. 그 결과, 연마된 표면에는, 절연층(33)에 소자분리된 패턴으로 얇은 단결정의 실리콘부(41)가 잔존한다. 그리고, 얇은 단결정의 실리콘부(41)위에는, 제6도의 도면중에서는 생략하여진 게이트 절연막이 형성되고, 그 게이트 절연막위에 게이트 전극(39)이 소요의 패턴으로 형성된다. 게이트전극(39)의 형성후, 게이트 전극(39)과 셀프 얼라인먼트(Self-alignment)로 n형, p형의 불순물이 선택적으로 도입된다. 그 도입된 불순물에 의해 소오스·드레인 영역(42)이 형성되어 nMOS트랜지스터나 도시하지 않은 pMOS트랜지스터가 칩위의 전면에 깔려진 형으로 형성된다. 콘택트홀(34)위의 알은 실리콘부에도 불순물이 도입되어, 캐패시터 전극 취출부(43)로서 기능한다.
이하, 통상의 프로세스에 의해, 소요의 배선이 행해져, 게이트 어레이로 이루어진 특정용도용 IC로서 기능하게 된다.
상술한 제조공정으로부터, 본 실시예의 게이트 어레이는 기판 연마에 의해 단결정의 반도체층을 갖는 SOI 디바이스를 얻을 수 있고, SOI 구조의 특징을 활용한 고집적화 가능하다. 또, SOI 구조 밑면부를 이루는 절연층(33)과 절연막(38)의 사이에 아날로그 혼재화를 위한 캐패시터를 총시에 표면의 MOS 트랜지스터에 적층시키면서 형성할 수 있고, MOS 트랜지스터의 칩위의 면적을 감소시키지 않고, 아날로그 혼재화가 가능하게 된다.
[실시예 2]
본 실시예는 제1실시예의 변형예이고 저항소자를 SOI구조의 논리게이트 하부의 절연영역으로 매립하여 형성하는 예이다.
제7도에 본 실시예의 요부 평면도를 나타낸다. 실시예 1과 마찬가지로, 기판상에 대략형상의 패턴이 되는 게이트전극(58)이 복수 형성된다. 각 게이트전극(58)은 그 양단부(59, 59)가 배선용에 사각형 형상으로 절연층(55)위에 확장되어 있고, 양단부(59, 59)사이의 세조부분을 사이에 두어 사변형 형상의 소오스·드레인영역(57)이 대향한다. 소오스·드레인영역(57)은 얇은 실리콘부에 형성된 n+형의 불순물 확산영역이고, 그 얇은 실리콘부는 제1의 소자 형성 영역으로서 후술한 바와 같은 기판연마에 의해 형성된다. 게이트 전극(58)은 트랜지스터의 채널길이 방향에서 서로 다른 방향이 되도록 배열되어 있고, 한쌍의 게이트전극(58, 58) 및 게이트 전극(58)에 각각 인접한 3개의 소오스·드레인 영역에 의해, 각각 소자 분리 영역용의 절연층(55)에 에워싸여진 기본셀이 구성된다. 소오스·드레인 영역(57)에 인접한 게이트전극(58)의 하부는 절연층(55)위의 채널 영역이 되고, 따라서, MOS트랜지스터는 SOI구조로 이루어지는 박막 트랜지스터로 된다.
이와같은 기본셀은 칩위의 전면에 깔려지고, 전면에 논리게이트가 배열된 시이·오브·게이트 구조로 된다.
제7도에서, 한쌍의 기본셀 사이의 영역은 평면상 대략 사변형 형상의 저항취출부(60)가 형성된다. 이 저항 취출부(60)는 인접한 소오스·드레인 영역(57)과 소자분리되고, 얇은 실리콘부에 형성된 n+형의 불순물 확산영역으로 이루어진다. 저항취출부(60)는 밑면부에서 저항층(52)과 접속된다.
제8도는 제7도의 VIII-VIII선 단면도이다. 지지기판으로서 실리콘기판(50)위에 실리론 산화층으로 이루어진 절연층(51)이 형성되고, 이 절연층(51)에 설치된 오목부(61)에 매립되도록 저항층(52)이 형성된다. 절연층(51)과 실리콘기판(57)의 경계는 접합면이기도 하다. 오목부(61)는 저항층(52)의 외곽을 이루는 홈이고, 그 평면형상은 기본셀의 범위에 걸쳐 형성됨과 동시에 저항취출부(60)의 하부에 돌출하고, 전체로서는 거의 정방형인 형상이 된다. 따라서, 저항층(52)도 같은 기본셀의 사변형 형상의 패턴으로부터 저항 취출부(60)의 하부에 연재된 정방형 형상의 패턴으로 된다. 이 저항층(52)의 윗면 및 절연층(51)의 윗면은 절연층(55)의 밑면에 접한다. 그리고 상기 저항취출부(60)의 하부 절연층(55)에는 콘택트 홀(63)이 각각 형성되고, 이들 콘택트 홀(63)을 사이에 두어 저항 취출부(60)와 저항층(52)은 접속된다.
절연층(55)은 소요의 막 두께를 가지고, 저항취출부(60)나 소오스·드레인 영역(57)이 형성되는 얇은 실리콘부의 밑면부 및 측면부를 감싼다. 이 절연층(55)은 주면(64)과 부분적으로 만나게 되고, 그 주면(64)과 만나는 부분이 소자 분리 영역으로서 기능함과 동시에, 얇은 실리콘부를 형성하는 경우의 연마스토퍼(56)로서 기능한다. 주면(64)위에는 도시를 생략하고 있지만, 게이트 절연막을 사이에 두어 게이트 전극(58)이 형성되어, 전면깔개 형의 게이트 어레이가 된다. 또한, 본 실시예는 저항층(52)의 형상을 대략 정방향으로 하고 있지만, 이에 한정되지 않고 다른 정방향이나 기타의 형상이어도 좋다.
본 실시예의 게이트 어레이는, 제1의 실시예의 게이트 어레이와 마찬가지로, 논리게이트를 구성하는 MOS 트랜지스터가 SOI구조로 되고 그 밑면부에 저항소자를 구성하는 저항층(52)이 매립되어 있다.
따라서, 조금도 저항소자 자체가 칩위의 면적을 점유하지는 않고, 게이트 규모를 대규모로 유지할 수 있다. 또, 본 실시예의 게이트 어레이는, 예를들면 다음에 설명하는 제조공정에 따라서 제조되고, 접합기술을 이용하여 용이하게 3차원화 된다.
제1실시예와 마찬가지로, 단결정의 실리콘기판(71)에 깊이(d1)의 홈(72)을 이방성에칭등에 의해 형성한다. 이 깊이(d1)는 논리게이트를 구성하는 박막 트랜지스터의 소오스 드레인 영역등의 두께가 된다.
또, 평면 레이아웃에서, 이 홈(72)의 패턴은 소자분리영역의 패턴과 동일하고, 연마 스토퍼의 패턴이기도 하다.
홈(72)의 형성후, 전면에 절연층(73)을 퇴적한다. 이 절연층(73)은 홈(72)의 밑면부에도 매립된다. 절연층(73)은 저항소자가 저항취출부에 접속하는 부분에서 개구되고, 콘택트 홀(74)이 형성된다.
콘택트 홀(74)은 하나의 저항소자당 하나가 형성되지만, 하나의 저항소자에서 한쌍의 단자를 취하도록 할 수도 있다. 이 개구의 콘택트 홀(74)의 밑면부로는 제9도에 나타낸 바와같이, 상기 실리콘 기판(71)의 표면이 노출된다. 이 노출된 부분은 후에 저항취출부로서 기능한다.
다음으로, 전면에 불순물이 도핑된 폴리실리콘충(75)을 예를들면 CVD법에 의해 형성한다. 그 폴리실리콘층(75)은 선택적으로 노광, 현상된 포토레지스트충등으로 이루어진 마스크를 이용하여 패턴닝 된다.
이 폴리실리콘층(75)의 패턴은 후에 저항소자가 되는 형상이고, 기본셀의 부분을 감싸는 동시에 상기 한쪽의 콘택트 홀(74)의 밑면부까지 연재되는 약 정방향 형상의 패턴이 된다. 폴리실리콘층(75)은 콘택트 홀(74)의 밑면부에서 실리콘 기판(71)과 접속된다. 그 폴리실리콘층(75)의 패턴닝후, 제10도에 나타낸 바와같이, 폴리실리콘층(75)을 포함하는 전면에 두꺼운 실리콘 산화막(78)을 퇴적한다. 이 두꺼운 실리콘산화막(78)은 퇴적후에 에칭 백이나 폴리싱등에 의해 평탄화 된다. 상기 실리콘 산화막(78)의 형성후, 소자 형성면의 지지를 위해, 실리콘기판(80)을 평탄화 된 면에 접합시킨다. 다음으로, 상기 실리콘 기판(71)을 속면측으로 부터 연마한다. 이 연마에 의하여 실리콘기판(71)은 서서히 그 두께가 감소되고, 상기 절연층(73)의 표면(73a)이 노출된 곳에서, 즉 연마 스토퍼가 드러나 곳에서 그 연마를 정지한다. 그 결과, 연마된 표면에는 절연층(73)에 소자 분리된 패턴으로 얇은 단결정의 실리콘부(81)가 잔존한다. 그리고 얇은 단결정의 실리콘부(81)위에는, 제11도의 도면중에서는 생략하여진 게이트 절연막이 형성되고, 이 겠이트 절연막상에 게이트 전극(79)이 소요의 패턴으로 형성된다. 게이트 전극(77)의 형성후, 게이트 전극(79)과 셀프 얼라인먼트로 n형, p형의 불순물이 선택적으로 도입된다. 그 도입된 불순물에 의해 소오스·드레인(82)이 형성되어, nMOS트랜지스터가 도시하지 않은 pMOS트랜지스터가 친위의 전면에 깔려진 형으로 형성된다. 콘택트 홀(74)위의 않은 실리콘부(81)에도 불순물이 도입되어, 저항 취출부(84)로서 기능한다.
이하, 통상의 프로세스에 의해 소요의 배선이 행하여져, 게이트 어레이로 이루어진 특정용도용 IC로서 기능하게 된다.
상술한 제조공정으로 부터, 본 실시예의 게이트 어레이는 제1 실시예와 마찬가지로, 기판 연마에 의해 단결정의 반도체 충을 갖는 SOI 디바이스를 얻을 수 있고, SOI구조의 특징을 활용한 고집적화가 가능하다. 또, SOI구조의 밑면부를 이루는 절연층(73)의 하부에 아날로그 혼재화를 위한 저항소자를 MOS 트랜지스터가 차지하는 칩위의 면적을 감소시키지 않고, 아날로그 혼재화가 가능하게 된다.
[기타의 실시예]
상술한 제1, 제2의 실시예에서는, 전면 깔개형으로 되는 SOI구조의 논리게이트의 하부에 용량소자 또는 저항소자를 형성하였지만, 용량소자와 저항소자의 양쪽을 전면 깔개 형으로 되는 SOI구조의 논리게이트의 하부에 배선하도록 할 수도 있다.
또한, 제2실시예에서는 저항소자를 1층의 저항소자에 의해 형성하는 것으로 하였지만, 2층의 폴리실리콘충 등에 의해 저항소자를 형성하도록 할 수도 있고, 예를 들면 용량소자와 동일칩내에 형성할 때는, 용량소자의 대향전극 사이의 유전막을 전부 또는 일부 제거하도록 하면 좋다. 또, 저항소자와 용량소자를 적충하여 형성하는 것도 가능하다.
본 발명의 반도체 집적회로장치는 제1의 소자 형성 영역을 절연층의 조합으로 SOI구조로 할 수 있고, 제2의 소자 형성 영역은 제1의 소자 형성 영역과 상기 절연층을 사이에 두어 적층 관계로 된다. 따라서, 제2의 소자 형성 영역에 용량소자나 저항소자를 형성함과 동시에 제1의 소자 형성 영역에 논리게이트를 배열시킴으로써, 이들 논리게이트의 규모를 감소시키지않고, 동일 칩으로 용량소자나 저항소자를 형성하는 것이 가능하게 된다. 또, 논리게이트를 설치하는 제1의 소자 형성 영역을 SOI구조로 하므로써, 고밀도 집적화가 실현된다.

Claims (3)

  1. 지지기판과, 상기 지지기판상에 형성된 반도체층 또는 도전층으로 이루어진 제2의 소자형성영역과, 기판연마에 의해 형성된 논리게이트가 배열되는 제1의 소자형성 영역과, 상기 기판연마의 연마 스토퍼부를 갖는 상기 제1의 소자 영역과 상기 제2의 소자형성 영역 사이에 배치되는 절연층을 가지고, 상기 연마스토퍼와 상기 절연층은 동일한 재료로 이루어지고, 상기 제1의 소자형성 영역과 상기 제2의 소자 형성영역은 일부가 전기적으로 접속되는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제1항에 있어서, 상기 논리게이트는 MIS트랜지스터로 구성되고, 상기 제2의 소자 형성 영역에 형성된 소자는 저항소자 또는 용량소자 혹은 이들의 조합인 것을 특징으로 하는 반도체 집적회로장치.
  3. 제2항에 있어서, 상기 MIS 트랜지스터는 상기 제1의 소자 형성 영역의 전면에 걸럴 형성되는 것을 특징으로 하는 반도체 집적회로장치.
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