JPH04237166A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04237166A JPH04237166A JP3019138A JP1913891A JPH04237166A JP H04237166 A JPH04237166 A JP H04237166A JP 3019138 A JP3019138 A JP 3019138A JP 1913891 A JP1913891 A JP 1913891A JP H04237166 A JPH04237166 A JP H04237166A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000005498 polishing Methods 0.000 claims abstract description 27
- 230000015572 biosynthetic process Effects 0.000 claims description 27
- 239000003990 capacitor Substances 0.000 abstract description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 30
- 229910052710 silicon Inorganic materials 0.000 abstract description 29
- 239000010703 silicon Substances 0.000 abstract description 29
- 239000010408 film Substances 0.000 description 29
- 238000000605 extraction Methods 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 229920005591 polysilicon Polymers 0.000 description 18
- 239000012535 impurity Substances 0.000 description 15
- 238000000034 method Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は論理ゲートは配列されて
なる半導体集積回路装置に関し、特にＳＯＩ（シリコン
・オン・インシュレーター）構造のゲートアレイに関す
る。
なる半導体集積回路装置に関し、特にＳＯＩ（シリコン
・オン・インシュレーター）構造のゲートアレイに関す
る。
【０００２】
【従来の技術】特定用途向けＩＣの１つとして、ゲート
アレイが多用されている。ゲートアレイは、チップ上に
基本的な論理ゲートが行列状に配列された構造を有し、
ユーザーの希望に沿った配線が施されて出荷される。こ
のゲートアレイの構造としては、大別して２つの構造が
知られる。１つはチャネル構造であり、ゲート領域とゲ
ート領域に配線のためのチャネル領域を有するものであ
る。他はチャネルレス構造であり、全面にトランジスタ
を敷き詰めた構造とされ、シー・オブ・ゲート（ＳＯＧ
）とも称される。
アレイが多用されている。ゲートアレイは、チップ上に
基本的な論理ゲートが行列状に配列された構造を有し、
ユーザーの希望に沿った配線が施されて出荷される。こ
のゲートアレイの構造としては、大別して２つの構造が
知られる。１つはチャネル構造であり、ゲート領域とゲ
ート領域に配線のためのチャネル領域を有するものであ
る。他はチャネルレス構造であり、全面にトランジスタ
を敷き詰めた構造とされ、シー・オブ・ゲート（ＳＯＧ
）とも称される。
【０００３】図１２及び図１３は、従来のゲートアレイ
の一例の一部（ｎＭＯＳ部）を示す図である。図１２で
、基板上に略コ字状のパターンにそれぞれパターニング
された層がＭＯＳトランジスタのゲート電極１０２であ
り、配線用の両端部の間の細条部１０２ａを挟んで対向
した領域にソース・ドレイン領域１０３，１０３が形成
される。異なる向きで形成された一対のゲート電極１０
２，１０２と、それらに隣接するソース・ドレイン領域
１０３で１組の基本セルが構成され、各基本セルは素子
分離領域（ＬＯＣＯＳ）１０５に平面上囲まれる。基本
セルの間の領域は、基板（ウェル）とのコンタクトを取
るための領域１０４とされる。図１３は図１２のＸＩＩ
Ｉ−ＸＩＩＩ線に沿った断面図であり、ｎ型のシリコン
基板１０１上にｐ型のウェル領域１０６が形成され、ソ
ース・ドレイン領域１０３はｐ型のウェル領域１０６に
形成されたｎ＋ 型の不純物拡散領域からなり、領域１
０４はｐ＋ 型の不純物拡散領域からなる。
の一例の一部（ｎＭＯＳ部）を示す図である。図１２で
、基板上に略コ字状のパターンにそれぞれパターニング
された層がＭＯＳトランジスタのゲート電極１０２であ
り、配線用の両端部の間の細条部１０２ａを挟んで対向
した領域にソース・ドレイン領域１０３，１０３が形成
される。異なる向きで形成された一対のゲート電極１０
２，１０２と、それらに隣接するソース・ドレイン領域
１０３で１組の基本セルが構成され、各基本セルは素子
分離領域（ＬＯＣＯＳ）１０５に平面上囲まれる。基本
セルの間の領域は、基板（ウェル）とのコンタクトを取
るための領域１０４とされる。図１３は図１２のＸＩＩ
Ｉ−ＸＩＩＩ線に沿った断面図であり、ｎ型のシリコン
基板１０１上にｐ型のウェル領域１０６が形成され、ソ
ース・ドレイン領域１０３はｐ型のウェル領域１０６に
形成されたｎ＋ 型の不純物拡散領域からなり、領域１
０４はｐ＋ 型の不純物拡散領域からなる。
【０００４】
【発明が解決しようとする課題】高集積化の要求やレイ
アウト効率を考慮して、最近では、チャネル構造から全
面敷き詰め型のゲートアレイへの移行が進んでいる。ま
た、性能面では、ディジタル信号のみならずアナログ信
号も取り扱うように工夫されたアナログ混在型も知られ
る（例えば、「日経エレクトロニクス」，ｎｏ．４８４
，１２２〜１２３頁，参照，日経ＢＰ社発行）。ところ
で、全面敷き詰め型のゲートアレイとすることで、その
ゲート規模は大幅に向上する。しかしながら、全面敷き
詰め型でアナログ混在化を図る場合、ゲート規模が減少
すると言う問題が生ずる。すなわち、チャネル構造では
配線領域に容量素子や抵抗素子を形成することができる
が、全面敷き詰め型では配線専用の領域がないことから
、アナログ化用の容量素子や抵抗素子をチップ上どのよ
うに配設するかが問題となる。無理にチップ上に容量素
子や抵抗素子を形成した場合、それらの占有面積の分だ
け論理ゲートの数が減ることになり、ゲート規模の大規
模化の障害となる。
アウト効率を考慮して、最近では、チャネル構造から全
面敷き詰め型のゲートアレイへの移行が進んでいる。ま
た、性能面では、ディジタル信号のみならずアナログ信
号も取り扱うように工夫されたアナログ混在型も知られ
る（例えば、「日経エレクトロニクス」，ｎｏ．４８４
，１２２〜１２３頁，参照，日経ＢＰ社発行）。ところ
で、全面敷き詰め型のゲートアレイとすることで、その
ゲート規模は大幅に向上する。しかしながら、全面敷き
詰め型でアナログ混在化を図る場合、ゲート規模が減少
すると言う問題が生ずる。すなわち、チャネル構造では
配線領域に容量素子や抵抗素子を形成することができる
が、全面敷き詰め型では配線専用の領域がないことから
、アナログ化用の容量素子や抵抗素子をチップ上どのよ
うに配設するかが問題となる。無理にチップ上に容量素
子や抵抗素子を形成した場合、それらの占有面積の分だ
け論理ゲートの数が減ることになり、ゲート規模の大規
模化の障害となる。
【０００５】そこで、本発明は上述の技術的な課題に鑑
み、ゲート規模を減少させることなく、アナログ化のた
めの抵抗素子や容量素子を形成できるような構造の半導
体集積回路装置を提供することを目的とする。
み、ゲート規模を減少させることなく、アナログ化のた
めの抵抗素子や容量素子を形成できるような構造の半導
体集積回路装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上述の目的を達成するた
め、本発明の半導体集積回路装置は、支持基板と、その
支持基板上に形成された半導体層若しくは導電層よりな
る第２の素子形成領域と、基板研磨により形成され論理
ゲートが配列される第１の素子形成領域と、上記基板研
磨の研磨ストッパー部を有し上記第１の素子形成領域と
上記第２の素子形成領域間に配される絶縁層を有し、上
記第１の素子形成領域と上記第２の素子形成領域は一部
で電気的に接続されることを特徴とする。ここで、上記
第１の素子形成領域の上記論理ゲートはＭＩＳトランジ
スタからなる構成とすることができ、上記第２の素子形
成領域に形成される素子は抵抗素子若しくは容量素子或
いはこれらの組合わせとすることができる。また、上記
ＭＩＳトランジスタは上記第１の素子形成領域の全面に
亘って形成される構造とすることが可能である。
め、本発明の半導体集積回路装置は、支持基板と、その
支持基板上に形成された半導体層若しくは導電層よりな
る第２の素子形成領域と、基板研磨により形成され論理
ゲートが配列される第１の素子形成領域と、上記基板研
磨の研磨ストッパー部を有し上記第１の素子形成領域と
上記第２の素子形成領域間に配される絶縁層を有し、上
記第１の素子形成領域と上記第２の素子形成領域は一部
で電気的に接続されることを特徴とする。ここで、上記
第１の素子形成領域の上記論理ゲートはＭＩＳトランジ
スタからなる構成とすることができ、上記第２の素子形
成領域に形成される素子は抵抗素子若しくは容量素子或
いはこれらの組合わせとすることができる。また、上記
ＭＩＳトランジスタは上記第１の素子形成領域の全面に
亘って形成される構造とすることが可能である。
【０００７】
【作用】上記絶縁層は研磨ストッパー部を有しているこ
とから、第１の素子形成領域を基板研磨により形成する
時に第１の素子形成領域を所要の厚みに設定でき、且つ
上記絶縁層は支持基板上に配される第２の素子形成領域
と該第１の素子形成領域の間に配設されることから、第
１の素子形成領域を絶縁層の組合せでＳＯＩ構造にする
ことができる。第２の素子形成領域は、第１の素子形成
領域と該絶縁層を介した積層関係となる。従って、第２
の素子形成領域に容量素子や抵抗素子を形成すると共に
第１の素子形成領域に論理ゲートを配列させることで、
それら論理ゲートの規模を減少させることなく、同一チ
ップに容量素子や抵抗素子を形成することができる。
とから、第１の素子形成領域を基板研磨により形成する
時に第１の素子形成領域を所要の厚みに設定でき、且つ
上記絶縁層は支持基板上に配される第２の素子形成領域
と該第１の素子形成領域の間に配設されることから、第
１の素子形成領域を絶縁層の組合せでＳＯＩ構造にする
ことができる。第２の素子形成領域は、第１の素子形成
領域と該絶縁層を介した積層関係となる。従って、第２
の素子形成領域に容量素子や抵抗素子を形成すると共に
第１の素子形成領域に論理ゲートを配列させることで、
それら論理ゲートの規模を減少させることなく、同一チ
ップに容量素子や抵抗素子を形成することができる。
【０００８】
【実施例】本発明の好適な実施例を図面を参照しながら
説明する。
説明する。
【０００９】〔第１の実施例〕本実施例は、ＳＯＩ構造
のゲートアレイで容量素子を有する例である。図１に本
実施例の要部平面図を示す。基板上に略コ字状のパター
ンとされるゲート電極１８が複数形成される。各ゲート
電極１８は、その両端部１９，１９が配線用に方形状に
絶縁層１５上で拡がっており、両端部１９，１９の間の
細条部分を挟んで矩形状のソース・ドレイン領域１７が
対向する。ソース・ドレイン領域１７は薄いシリコン部
に形成されたｎ＋ 型の不純物拡散領域であり、その薄
いシリコン部は第１の素子形成領域であって後述するよ
うな基板研磨により形成される。ゲート電極１８はトラ
ンジスタのチャンネル長方向で交互に異なる向きとなる
ように配列されており、一対のゲート電極１８，１８及
びゲート電極１８にそれぞれ隣接した３つのソース・ド
レイン領域１７により、それぞれ素子分離領域用の絶縁
層１５に囲まれてなる基本セルが構成される。ソース・
ドレイン領域１７に隣接したゲート電極１８の下部は、
絶縁層１５上のチャンネル形成領域とされ、従って、Ｍ
ＯＳトランジスタはＳＯＩ構造からなる薄膜トランジス
タとされる。このような基本セルはチップ上全面に敷き
詰められ、全面に論理ゲートが配列されたシー・オブ・
ゲート構造とされる。図１で、一対の基本セルの間の領
域は、平面上略矩形状のキャパシタ電極取り出し部２０
が形成される。一対の基本セル間には、２つのキャパシ
タ電極取り出し部２０，２０が並列して配置され、それ
ぞれ絶縁層１５によりキャパシタ電極取り出し部間及び
隣接したソース・ドレイン領域１７間が素子分離される
。 キャパシタ電極取り出し部２０は薄いシリコン部に形成
されたｎ＋ 型の不純物拡散領域からなる。これらキャ
パシタ電極取り出し部２０は、それぞれ底部でキャパシ
タ電極に接続される。
のゲートアレイで容量素子を有する例である。図１に本
実施例の要部平面図を示す。基板上に略コ字状のパター
ンとされるゲート電極１８が複数形成される。各ゲート
電極１８は、その両端部１９，１９が配線用に方形状に
絶縁層１５上で拡がっており、両端部１９，１９の間の
細条部分を挟んで矩形状のソース・ドレイン領域１７が
対向する。ソース・ドレイン領域１７は薄いシリコン部
に形成されたｎ＋ 型の不純物拡散領域であり、その薄
いシリコン部は第１の素子形成領域であって後述するよ
うな基板研磨により形成される。ゲート電極１８はトラ
ンジスタのチャンネル長方向で交互に異なる向きとなる
ように配列されており、一対のゲート電極１８，１８及
びゲート電極１８にそれぞれ隣接した３つのソース・ド
レイン領域１７により、それぞれ素子分離領域用の絶縁
層１５に囲まれてなる基本セルが構成される。ソース・
ドレイン領域１７に隣接したゲート電極１８の下部は、
絶縁層１５上のチャンネル形成領域とされ、従って、Ｍ
ＯＳトランジスタはＳＯＩ構造からなる薄膜トランジス
タとされる。このような基本セルはチップ上全面に敷き
詰められ、全面に論理ゲートが配列されたシー・オブ・
ゲート構造とされる。図１で、一対の基本セルの間の領
域は、平面上略矩形状のキャパシタ電極取り出し部２０
が形成される。一対の基本セル間には、２つのキャパシ
タ電極取り出し部２０，２０が並列して配置され、それ
ぞれ絶縁層１５によりキャパシタ電極取り出し部間及び
隣接したソース・ドレイン領域１７間が素子分離される
。 キャパシタ電極取り出し部２０は薄いシリコン部に形成
されたｎ＋ 型の不純物拡散領域からなる。これらキャ
パシタ電極取り出し部２０は、それぞれ底部でキャパシ
タ電極に接続される。
【００１０】図２は図１のＩＩ−ＩＩ線断面図である。
支持基板としてシリコン基板１０上にシリコン酸化層か
らなる絶縁層１１が形成され、この絶縁層１１に設けら
れた凹部２１，２２に埋め込まれるようにキャパシタ下
部電極１２とキャパシタ上部電極１４が形成される。絶
縁層１１とシリコン基板１０の境界は貼り合わせ面でも
ある。凹部２１はキャパシタ下部電極１２の外郭をなす
溝であり、凹部２２よりも深い位置に形成され、その平
面形状は基本セルの範囲に亘って形成されると共に一方
のキャパシタ電極取り出し部２０の下部に突出するよう
な形状とされている。従って、キャパシタ下部電極１２
も同様に基本セルの矩形状のパターンからキャパシタ電
極取り出し部２０の下部に延在されたパターンとされて
いる。このキャパシタ下部電極１２の上面には、誘電体
膜１３が形成され、この誘電体膜１３を介してキャパシ
タ下部電極１２はキャパシタ上部電極１４に対向する。 凹部２２はキャパシタ上部電極１４の外郭をなす溝であ
り、凹部２１よりも浅い位置に形成され、その上端は絶
縁層１１の上面と同じ高さとされ、底部には凹部２１が
基本セルの範囲で位置する。この凹部２２も同様にキャ
パシタ電極取り出し部２０の他方に延在されるように形
成され、その結果、キャパシタ上部電極１４はキャパシ
タ電極取り出し部２０の下部まで延在される。このキャ
パシタ上部電極１４の上面及び絶縁層１１の上面は、絶
縁層１５の底面に接する。そして、各キャパシタ電極取
り出し部２０の下部の絶縁層１５にはコンタクトホール
２３がそれぞれ設けられており、これらコンタクトホー
ル２３を介してキャパシタ電極取り出し部２０，２０と
、キャパシタ下部電極１２，キャパシタ上部電極１４は
それぞれ接続される。絶縁層１５は所要の膜厚を有し、
キャパシタ電極取り出し部２０やソース・ドレイン領域
１７が形成される薄いシリコン部の底部及び側部を覆う
。この絶縁層１５は主面２４に部分的に臨むようにされ
、その主面２４に臨んだ部分が素子分離領域として機能
すると共に、薄いシリコン部を形成する場合の研磨スト
ッパー部１６として機能する。主面２４上には、図示を
省略したゲート絶縁膜を介してゲート電極１８が形成さ
れ、全面敷き詰め型のゲートアレイとなる。なお、図中
、１つのみキャパシタを図示しているが、チップ上は複
数箇所に形成される。
らなる絶縁層１１が形成され、この絶縁層１１に設けら
れた凹部２１，２２に埋め込まれるようにキャパシタ下
部電極１２とキャパシタ上部電極１４が形成される。絶
縁層１１とシリコン基板１０の境界は貼り合わせ面でも
ある。凹部２１はキャパシタ下部電極１２の外郭をなす
溝であり、凹部２２よりも深い位置に形成され、その平
面形状は基本セルの範囲に亘って形成されると共に一方
のキャパシタ電極取り出し部２０の下部に突出するよう
な形状とされている。従って、キャパシタ下部電極１２
も同様に基本セルの矩形状のパターンからキャパシタ電
極取り出し部２０の下部に延在されたパターンとされて
いる。このキャパシタ下部電極１２の上面には、誘電体
膜１３が形成され、この誘電体膜１３を介してキャパシ
タ下部電極１２はキャパシタ上部電極１４に対向する。 凹部２２はキャパシタ上部電極１４の外郭をなす溝であ
り、凹部２１よりも浅い位置に形成され、その上端は絶
縁層１１の上面と同じ高さとされ、底部には凹部２１が
基本セルの範囲で位置する。この凹部２２も同様にキャ
パシタ電極取り出し部２０の他方に延在されるように形
成され、その結果、キャパシタ上部電極１４はキャパシ
タ電極取り出し部２０の下部まで延在される。このキャ
パシタ上部電極１４の上面及び絶縁層１１の上面は、絶
縁層１５の底面に接する。そして、各キャパシタ電極取
り出し部２０の下部の絶縁層１５にはコンタクトホール
２３がそれぞれ設けられており、これらコンタクトホー
ル２３を介してキャパシタ電極取り出し部２０，２０と
、キャパシタ下部電極１２，キャパシタ上部電極１４は
それぞれ接続される。絶縁層１５は所要の膜厚を有し、
キャパシタ電極取り出し部２０やソース・ドレイン領域
１７が形成される薄いシリコン部の底部及び側部を覆う
。この絶縁層１５は主面２４に部分的に臨むようにされ
、その主面２４に臨んだ部分が素子分離領域として機能
すると共に、薄いシリコン部を形成する場合の研磨スト
ッパー部１６として機能する。主面２４上には、図示を
省略したゲート絶縁膜を介してゲート電極１８が形成さ
れ、全面敷き詰め型のゲートアレイとなる。なお、図中
、１つのみキャパシタを図示しているが、チップ上は複
数箇所に形成される。
【００１１】本実施例のゲートアレイは、論理ゲートを
構成するＭＯＳトランジスタがＳＯＩ構造とされ、その
底部に容量素子を構成するキャパシタ上部電極１４，誘
電体膜１３，キャパシタ下部電極１２が埋め込まれてい
る。従って、何ら容量素子自体がチップ上の面積を大き
く占有することはなく、ゲート規模を大きなものに維持
することができる。また、本実施例のゲートアレイは、
その次に説明するプロセス上でも、貼り合わせ技術を用
いて３次元化されるものである。
構成するＭＯＳトランジスタがＳＯＩ構造とされ、その
底部に容量素子を構成するキャパシタ上部電極１４，誘
電体膜１３，キャパシタ下部電極１２が埋め込まれてい
る。従って、何ら容量素子自体がチップ上の面積を大き
く占有することはなく、ゲート規模を大きなものに維持
することができる。また、本実施例のゲートアレイは、
その次に説明するプロセス上でも、貼り合わせ技術を用
いて３次元化されるものである。
【００１２】まず、単結晶のシリコン基板３１に深さｄ
１ の溝３２を異方性エッチング等により形成する。こ
の深さｄ１ は論理ゲートを構成する薄膜トランジスタ
のソース・ドレイン領域等の厚みとなる。また、平面レ
イアウト上、この溝３２のパターンは、素子分離領域の
パターンと同一であり、研磨ストッパーのパターンでも
ある。溝３２の形成後、全面に絶縁層３３を堆積する。 この絶縁層３３は溝３２の底部にも埋め込まれる。絶縁
層３３は、キャパシタの各電極がキャパシタ電極取り出
し部に接続する部分で開口され、コンタクトホール３４
が形成される。コンタクトホール３４は１つのキャパシ
タ当たり電極数に応じて一対形成される。この開口され
たコンタクトホール３４の底部では、図３に示すように
、上記シリコン基板３１の表面が露出する。この露出し
た部分は後にキャパシタ電極取り出し部として機能する
。
１ の溝３２を異方性エッチング等により形成する。こ
の深さｄ１ は論理ゲートを構成する薄膜トランジスタ
のソース・ドレイン領域等の厚みとなる。また、平面レ
イアウト上、この溝３２のパターンは、素子分離領域の
パターンと同一であり、研磨ストッパーのパターンでも
ある。溝３２の形成後、全面に絶縁層３３を堆積する。 この絶縁層３３は溝３２の底部にも埋め込まれる。絶縁
層３３は、キャパシタの各電極がキャパシタ電極取り出
し部に接続する部分で開口され、コンタクトホール３４
が形成される。コンタクトホール３４は１つのキャパシ
タ当たり電極数に応じて一対形成される。この開口され
たコンタクトホール３４の底部では、図３に示すように
、上記シリコン基板３１の表面が露出する。この露出し
た部分は後にキャパシタ電極取り出し部として機能する
。
【００１３】次に、全面に第１層目の不純物のドープさ
れたポリシリコン層３５を例えばＣＶＤ法により形成す
る。そのポリシリコン層３５は、図４に示すように、選
択的に露光，現像されたフォトレジスト層等からなるマ
スクを用いてパターニングされる。このポリシリコン層
３５のパターンは、後にキャパシタ上部電極となる形状
であり、基本セルの部分を覆うと共に前記一方のコンタ
クトホール３４の底部まで延在されるパターンとされる
。
れたポリシリコン層３５を例えばＣＶＤ法により形成す
る。そのポリシリコン層３５は、図４に示すように、選
択的に露光，現像されたフォトレジスト層等からなるマ
スクを用いてパターニングされる。このポリシリコン層
３５のパターンは、後にキャパシタ上部電極となる形状
であり、基本セルの部分を覆うと共に前記一方のコンタ
クトホール３４の底部まで延在されるパターンとされる
。
【００１４】ポリシリコン層３５のパターニングの後、
そのポリシリコン層３５の表面にシリコン酸化膜やシリ
コン酸化膜とシリコン窒化膜の複合膜等の誘電体膜３６
が形成され、その誘電体膜３６上に第２層目の不純物の
ドープされたポリシリコン層３７が形成される。なお、
このポリシリコン層３７の形成時に、ポリシリコン層３
５に埋め込まれていない他方のコンタクトホール３４の
底部の誘電体膜３６は除去される。ポリシリコン層３７
はフォトリソグラフィ技術を用いてパターニングされる
。このポリシリコン層３７のパターンは、後にキャパシ
タ下部電極となる形状であり、基本セルの部分を覆うと
共に前記他方のコンタクトホール３４の底部まで延在さ
れるパターンとされる。このようなポリシリコン層３７
を形成した後、図５に示すように、全面に厚いシリコン
酸化膜３８を堆積する。この厚いシリコン酸化膜３８の
堆積により、全面はシリコン酸化膜３８に完全に埋め込
まれる。厚いシリコン酸化膜３８は、堆積後にエッチバ
ックやポリッシング等により平坦化される。
そのポリシリコン層３５の表面にシリコン酸化膜やシリ
コン酸化膜とシリコン窒化膜の複合膜等の誘電体膜３６
が形成され、その誘電体膜３６上に第２層目の不純物の
ドープされたポリシリコン層３７が形成される。なお、
このポリシリコン層３７の形成時に、ポリシリコン層３
５に埋め込まれていない他方のコンタクトホール３４の
底部の誘電体膜３６は除去される。ポリシリコン層３７
はフォトリソグラフィ技術を用いてパターニングされる
。このポリシリコン層３７のパターンは、後にキャパシ
タ下部電極となる形状であり、基本セルの部分を覆うと
共に前記他方のコンタクトホール３４の底部まで延在さ
れるパターンとされる。このようなポリシリコン層３７
を形成した後、図５に示すように、全面に厚いシリコン
酸化膜３８を堆積する。この厚いシリコン酸化膜３８の
堆積により、全面はシリコン酸化膜３８に完全に埋め込
まれる。厚いシリコン酸化膜３８は、堆積後にエッチバ
ックやポリッシング等により平坦化される。
【００１５】シリコン酸化膜３８の形成後、シリコン基
板４０を平坦化された面に貼り合わせる。これで素子形
成面を支持できることになる。次に、上記シリコン基板
３１を裏面側から研磨する。この研磨によってシリコン
基板３１は徐々にその厚みが減り、上記絶縁層３３の表
面３３ａが露出したところで、すなわち研磨ストッパー
が現れたところでその研磨を停止する。その結果、研磨
された表面には、絶縁層３３に素子分離されたパターン
で薄い単結晶のシリコン部４１が残存する。そして、薄
い単結晶のシリコン部４１上には、図６中では省略して
なるゲート絶縁膜が形成され、そのゲート絶縁膜上にゲ
ート電極３９が所要のパターンで形成される。ゲート電
極３９の形成後、ゲート電極３９とセルフアラインでｎ
型，ｐ型の不純物が選択的に導入される。その導入され
た不純物によりソース・ドレイン領域４２が形成されて
、ｎＭＯＳトランジスタや図示しないｐＭＯＳトランジ
スタがチップ上全面に敷き詰めた形で形成される。コン
タクトホール３４上の薄いシリコン部にも不純物が導入
され、キャパシタ電極取り出し部４３として機能する。 以下、通常のプロセスにより、所要の配線が行われて、
ゲートアレイからなる特定用途向けＩＣとして機能する
ことになる。
板４０を平坦化された面に貼り合わせる。これで素子形
成面を支持できることになる。次に、上記シリコン基板
３１を裏面側から研磨する。この研磨によってシリコン
基板３１は徐々にその厚みが減り、上記絶縁層３３の表
面３３ａが露出したところで、すなわち研磨ストッパー
が現れたところでその研磨を停止する。その結果、研磨
された表面には、絶縁層３３に素子分離されたパターン
で薄い単結晶のシリコン部４１が残存する。そして、薄
い単結晶のシリコン部４１上には、図６中では省略して
なるゲート絶縁膜が形成され、そのゲート絶縁膜上にゲ
ート電極３９が所要のパターンで形成される。ゲート電
極３９の形成後、ゲート電極３９とセルフアラインでｎ
型，ｐ型の不純物が選択的に導入される。その導入され
た不純物によりソース・ドレイン領域４２が形成されて
、ｎＭＯＳトランジスタや図示しないｐＭＯＳトランジ
スタがチップ上全面に敷き詰めた形で形成される。コン
タクトホール３４上の薄いシリコン部にも不純物が導入
され、キャパシタ電極取り出し部４３として機能する。 以下、通常のプロセスにより、所要の配線が行われて、
ゲートアレイからなる特定用途向けＩＣとして機能する
ことになる。
【００１６】上述の製造工程から、本実施例のゲートア
レイは基板研磨により単結晶の半導体層を有するＳＯＩ
デバイスを得ることができ、ＳＯＩ構造の特徴を活用し
た高集積化が可能である。また、ＳＯＩ構造の底部をな
す絶縁層３３と絶縁膜３８の間にアナログ混在化のため
のキャパシタを同時に表面のＭＯＳトランジスタに積層
させながら形成することができ、ＭＯＳトランジスタの
チップ上の面積を減少させることなく、アナログ混在化
が可能となる。
レイは基板研磨により単結晶の半導体層を有するＳＯＩ
デバイスを得ることができ、ＳＯＩ構造の特徴を活用し
た高集積化が可能である。また、ＳＯＩ構造の底部をな
す絶縁層３３と絶縁膜３８の間にアナログ混在化のため
のキャパシタを同時に表面のＭＯＳトランジスタに積層
させながら形成することができ、ＭＯＳトランジスタの
チップ上の面積を減少させることなく、アナログ混在化
が可能となる。
【００１７】〔第２の実施例〕本実施例は、第１の実施
例の変形例であり、抵抗素子をＳＯＩ構造の論理ゲート
の下部の絶縁領域に埋め込んで形成する例である。図７
に本実施例の要部平面図を示す。第１の実施例と同様に
、基板上に略コ字状のパターンとされるゲート電極５８
が複数形成される。各ゲート電極５８は、その両端部５
９，５９が配線用に方形状に絶縁層５５上で拡がってお
り、両端部５９，５９の間の細条部分を挟んで矩形状の
ソース・ドレイン領域５７が対向する。ソース・ドレイ
ン領域５７は薄いシリコン部に形成されたｎ＋ 型の不
純物拡散領域であり、その薄いシリコン部は第１の素子
形成領域であって後述するような基板研磨により形成さ
れる。ゲート電極５８はトランジスタのチャンネル長方
向で交互に異なる向きとなるように配列されており、一
対のゲート電極５８，５８及びゲート電極５８にそれぞ
れ隣接した３つのソース・ドレイン領域５７により、そ
れぞれ素子分離領域用の絶縁層５５に囲まれてなる基本
セルが構成される。ソース・ドレイン領域５７に隣接し
たゲート電極５８の下部は、絶縁層５５上のチャンネル
形成領域とされ、従って、ＭＯＳトランジスタはＳＯＩ
構造からなる薄膜トランジスタとされる。このような基
本セルはチップ上全面に敷き詰められ、全面に論理ゲー
トが配列されたシー・オブ・ゲート構造とされる。図７
で、一対の基本セルの間の領域は、平面上略矩形状の抵
抗取り出し部６０が形成される。この抵抗取り出し部６
０は、隣接したソース・ドレイン領域５７と素子分離さ
れ、薄いシリコン部に形成されたｎ＋ 型の不純物拡散
領域からなる。抵抗取り出し部６０は、底部で抵抗層５
２に接続される。
例の変形例であり、抵抗素子をＳＯＩ構造の論理ゲート
の下部の絶縁領域に埋め込んで形成する例である。図７
に本実施例の要部平面図を示す。第１の実施例と同様に
、基板上に略コ字状のパターンとされるゲート電極５８
が複数形成される。各ゲート電極５８は、その両端部５
９，５９が配線用に方形状に絶縁層５５上で拡がってお
り、両端部５９，５９の間の細条部分を挟んで矩形状の
ソース・ドレイン領域５７が対向する。ソース・ドレイ
ン領域５７は薄いシリコン部に形成されたｎ＋ 型の不
純物拡散領域であり、その薄いシリコン部は第１の素子
形成領域であって後述するような基板研磨により形成さ
れる。ゲート電極５８はトランジスタのチャンネル長方
向で交互に異なる向きとなるように配列されており、一
対のゲート電極５８，５８及びゲート電極５８にそれぞ
れ隣接した３つのソース・ドレイン領域５７により、そ
れぞれ素子分離領域用の絶縁層５５に囲まれてなる基本
セルが構成される。ソース・ドレイン領域５７に隣接し
たゲート電極５８の下部は、絶縁層５５上のチャンネル
形成領域とされ、従って、ＭＯＳトランジスタはＳＯＩ
構造からなる薄膜トランジスタとされる。このような基
本セルはチップ上全面に敷き詰められ、全面に論理ゲー
トが配列されたシー・オブ・ゲート構造とされる。図７
で、一対の基本セルの間の領域は、平面上略矩形状の抵
抗取り出し部６０が形成される。この抵抗取り出し部６
０は、隣接したソース・ドレイン領域５７と素子分離さ
れ、薄いシリコン部に形成されたｎ＋ 型の不純物拡散
領域からなる。抵抗取り出し部６０は、底部で抵抗層５
２に接続される。
【００１８】図８は図７のＶＩＩＩ−ＶＩＩＩ線断面図
である。支持基板としてシリコン基板５０上にシリコン
酸化層からなる絶縁層５１が形成され、この絶縁層５１
に設けられた凹部６１に埋め込まれるように抵抗層５２
が形成される。絶縁層５１とシリコン基板５０の境界は
貼り合わせ面でもある。凹部６１は抵抗層５２の外郭を
なす溝であり、その平面形状は基本セルの範囲に亘って
形成されると共に抵抗取り出し部６０の下部に突出し、
全体としては略正方形な形状とされる。従って、抵抗層
５２も同じ基本セルの矩形状のパターンから抵抗取り出
し部６０の下部に延在された正方形形状のパターンとさ
れる。この抵抗層５２の上面及び絶縁層５１の上面は、
絶縁層５５の底面に接する。そして、前記抵抗取り出し
部６０の下部の絶縁層５５にはコンタクトホール６３が
それぞれ設けられ、これらコンタクトホール６３を介し
て抵抗取り出し部６０と抵抗層５２は接続される。絶縁
層５５は所要の膜厚を有し、抵抗取り出し部６０やソー
ス・ドレイン領域５７が形成される薄いシリコン部の底
部及び側部を覆う。この絶縁層５５は主面６４に部分的
に臨むようにされ、その主面６４に臨んだ部分が素子分
離領域として機能すると共に、薄いシリコン部を形成す
る場合の研磨ストッパー５６として機能する。主面６４
上には、図示を省略しているが、ゲート絶縁膜を介して
ゲート電極５８が形成され、全面敷き詰め型のゲートア
レイとなる。なお、本実施例は抵抗層５２の形状を略正
方形としているが、これに限定されず他の長方形やその
他の形状でも良い。
である。支持基板としてシリコン基板５０上にシリコン
酸化層からなる絶縁層５１が形成され、この絶縁層５１
に設けられた凹部６１に埋め込まれるように抵抗層５２
が形成される。絶縁層５１とシリコン基板５０の境界は
貼り合わせ面でもある。凹部６１は抵抗層５２の外郭を
なす溝であり、その平面形状は基本セルの範囲に亘って
形成されると共に抵抗取り出し部６０の下部に突出し、
全体としては略正方形な形状とされる。従って、抵抗層
５２も同じ基本セルの矩形状のパターンから抵抗取り出
し部６０の下部に延在された正方形形状のパターンとさ
れる。この抵抗層５２の上面及び絶縁層５１の上面は、
絶縁層５５の底面に接する。そして、前記抵抗取り出し
部６０の下部の絶縁層５５にはコンタクトホール６３が
それぞれ設けられ、これらコンタクトホール６３を介し
て抵抗取り出し部６０と抵抗層５２は接続される。絶縁
層５５は所要の膜厚を有し、抵抗取り出し部６０やソー
ス・ドレイン領域５７が形成される薄いシリコン部の底
部及び側部を覆う。この絶縁層５５は主面６４に部分的
に臨むようにされ、その主面６４に臨んだ部分が素子分
離領域として機能すると共に、薄いシリコン部を形成す
る場合の研磨ストッパー５６として機能する。主面６４
上には、図示を省略しているが、ゲート絶縁膜を介して
ゲート電極５８が形成され、全面敷き詰め型のゲートア
レイとなる。なお、本実施例は抵抗層５２の形状を略正
方形としているが、これに限定されず他の長方形やその
他の形状でも良い。
【００１９】本実施例のゲートアレイは、第１の実施例
のゲートアレイ同様に、論理ゲートを構成するＭＯＳト
ランジスタがＳＯＩ構造とされ、その底部に抵抗素子を
構成する抵抗層５２が埋め込まれている。従って、何ら
抵抗素子自体がチップ上の面積を占有することはなく、
ゲート規模を大きなものに維持することができる。また
、本実施例のゲートアレイは、例えば次に説明する製造
工程に従って製造され、貼り合わせ技術を用いて容易に
３次元化される。
のゲートアレイ同様に、論理ゲートを構成するＭＯＳト
ランジスタがＳＯＩ構造とされ、その底部に抵抗素子を
構成する抵抗層５２が埋め込まれている。従って、何ら
抵抗素子自体がチップ上の面積を占有することはなく、
ゲート規模を大きなものに維持することができる。また
、本実施例のゲートアレイは、例えば次に説明する製造
工程に従って製造され、貼り合わせ技術を用いて容易に
３次元化される。
【００２０】第１の実施例と同様に、単結晶のシリコン
基板７１に深さｄ１の溝７２を異方性エッチング等によ
り形成する。この深さｄ１ は論理ゲートを構成する薄
膜トランジスタのソース・ドレイン領域等の厚みとなる
。 また、平面レイアウト上、この溝７２のパターンは、素
子分離領域のパターンと同一であり、研磨ストッパーの
パターンでもある。溝７２の形成後、全面に絶縁層７３
を堆積する。この絶縁層７３は溝７２の底部にも埋め込
まれる。絶縁層７３は、抵抗素子が抵抗取り出し部に接
続する部分で開口され、コンタクトホール７４が形成さ
れる。コンタクトホール７４は１つの抵抗素子当たり１
つ形成されるが、１つの抵抗素子で一対の端子を取るよ
うにすることもできる。この開口されたコンタクトホー
ル７４の底部では、図９に示すように、上記シリコン基
板７１の表面が露出する。この露出した部分は後に抵抗
取り出し部として機能する。
基板７１に深さｄ１の溝７２を異方性エッチング等によ
り形成する。この深さｄ１ は論理ゲートを構成する薄
膜トランジスタのソース・ドレイン領域等の厚みとなる
。 また、平面レイアウト上、この溝７２のパターンは、素
子分離領域のパターンと同一であり、研磨ストッパーの
パターンでもある。溝７２の形成後、全面に絶縁層７３
を堆積する。この絶縁層７３は溝７２の底部にも埋め込
まれる。絶縁層７３は、抵抗素子が抵抗取り出し部に接
続する部分で開口され、コンタクトホール７４が形成さ
れる。コンタクトホール７４は１つの抵抗素子当たり１
つ形成されるが、１つの抵抗素子で一対の端子を取るよ
うにすることもできる。この開口されたコンタクトホー
ル７４の底部では、図９に示すように、上記シリコン基
板７１の表面が露出する。この露出した部分は後に抵抗
取り出し部として機能する。
【００２１】次に、全面に不純物がドープされたポリシ
リコン層７５を例えばＣＶＤ法により形成する。そのポ
リシリコン層７５は、選択的に露光，現像されたフォト
レジスト層等からなるマスクを用いてパターニングされ
る。このポリシリコン層７５のパターンは、後に抵抗素
子となる形状であり、基本セルの部分を覆うと共に前記
一方のコンタクトホール７４の底部まで延在される略正
方形状のパターンとされる。ポリシリコン層７５はコン
タクトホール７４の底部でシリコン基板７１に接続され
る。そのポリシリコン層７５のパターニングの後、図１
０に示すように、ポリシリコン層７５を含む全面に厚い
シリコン酸化膜７８を堆積する。この厚いシリコン酸化
膜７８は、堆積後にエッチバックやポリッシング等によ
り平坦化される。
リコン層７５を例えばＣＶＤ法により形成する。そのポ
リシリコン層７５は、選択的に露光，現像されたフォト
レジスト層等からなるマスクを用いてパターニングされ
る。このポリシリコン層７５のパターンは、後に抵抗素
子となる形状であり、基本セルの部分を覆うと共に前記
一方のコンタクトホール７４の底部まで延在される略正
方形状のパターンとされる。ポリシリコン層７５はコン
タクトホール７４の底部でシリコン基板７１に接続され
る。そのポリシリコン層７５のパターニングの後、図１
０に示すように、ポリシリコン層７５を含む全面に厚い
シリコン酸化膜７８を堆積する。この厚いシリコン酸化
膜７８は、堆積後にエッチバックやポリッシング等によ
り平坦化される。
【００２２】シリコン酸化膜７８の形成後、素子形成面
の支持のため、シリコン基板８０を平坦化された面に貼
り合わせる。次に、上記シリコン基板７１を裏面側から
研磨する。この研磨によってシリコン基板７１は徐々に
その厚みが減り、上記絶縁層７３の表面７３ａが露出し
たところで、すなわち研磨ストッパーが現れたところで
その研磨を停止する。その結果、研磨された表面には、
絶縁層７３に素子分離されたパターンで薄い単結晶のシ
リコン部８１が残存する。そして、薄い単結晶のシリコ
ン部８１上には、図１１中では省略してなるゲート絶縁
膜が形成され、そのゲート絶縁膜上にゲート電極７９が
所要のパターンで形成される。ゲート電極７９の形成後
、ゲート電極７９とセルフアラインでｎ型，ｐ型の不純
物が選択的に導入される。その導入された不純物により
ソース・ドレイン領域８２が形成されて、ｎＭＯＳトラ
ンジスタや図示しないｐＭＯＳトランジスタがチップ上
全面に敷き詰めた形で形成される。コンタクトホール７
４上の薄いシリコン部８１にも不純物が導入され、抵抗
取り出し部８４として機能する。以下、通常のプロセス
により、所要の配線が行われて、ゲートアレイからなる
特定用途向けＩＣとして機能することになる。
の支持のため、シリコン基板８０を平坦化された面に貼
り合わせる。次に、上記シリコン基板７１を裏面側から
研磨する。この研磨によってシリコン基板７１は徐々に
その厚みが減り、上記絶縁層７３の表面７３ａが露出し
たところで、すなわち研磨ストッパーが現れたところで
その研磨を停止する。その結果、研磨された表面には、
絶縁層７３に素子分離されたパターンで薄い単結晶のシ
リコン部８１が残存する。そして、薄い単結晶のシリコ
ン部８１上には、図１１中では省略してなるゲート絶縁
膜が形成され、そのゲート絶縁膜上にゲート電極７９が
所要のパターンで形成される。ゲート電極７９の形成後
、ゲート電極７９とセルフアラインでｎ型，ｐ型の不純
物が選択的に導入される。その導入された不純物により
ソース・ドレイン領域８２が形成されて、ｎＭＯＳトラ
ンジスタや図示しないｐＭＯＳトランジスタがチップ上
全面に敷き詰めた形で形成される。コンタクトホール７
４上の薄いシリコン部８１にも不純物が導入され、抵抗
取り出し部８４として機能する。以下、通常のプロセス
により、所要の配線が行われて、ゲートアレイからなる
特定用途向けＩＣとして機能することになる。
【００２３】上述の製造工程から、本実施例のゲートア
レイは、第１の実施例と同様に、基板研磨により単結晶
の半導体層を有するＳＯＩデバイスを得ることができ、
ＳＯＩ構造の特徴を活用した高集積化が可能である。ま
た、ＳＯＩ構造の底部をなす絶縁層７３の下部にアナロ
グ混在化のための抵抗素子をＭＯＳトランジスタに積層
させながら形成することができ、ＭＯＳトランジスタが
占めるチップ上の面積を減少させることなく、アナログ
混在化が可能となる。
レイは、第１の実施例と同様に、基板研磨により単結晶
の半導体層を有するＳＯＩデバイスを得ることができ、
ＳＯＩ構造の特徴を活用した高集積化が可能である。ま
た、ＳＯＩ構造の底部をなす絶縁層７３の下部にアナロ
グ混在化のための抵抗素子をＭＯＳトランジスタに積層
させながら形成することができ、ＭＯＳトランジスタが
占めるチップ上の面積を減少させることなく、アナログ
混在化が可能となる。
【００２４】〔その他の実施例〕上述の第１，第２の実
施例では、全面敷き詰め型となるＳＯＩ構造の論理ゲー
トの下部に容量素子又は抵抗素子を形成したが、容量素
子と抵抗素子の両方を全面敷き詰め型となるＳＯＩ構造
の論理ゲートの下部に配設するようにすることもできる
。また、第２の実施例では、抵抗素子を一層の抵抗層に
より形成するものとしたが、２層のポリシリコン層等に
より抵抗素子を形成するようにすることもでき、例えば
容量素子と同一チップ内に形成する時は、容量素子の対
向電極の間の誘電体膜を全部若しくは一部除去するよう
にすれば良い。また、抵抗素子と容量素子を積層して形
成することも可能である。
施例では、全面敷き詰め型となるＳＯＩ構造の論理ゲー
トの下部に容量素子又は抵抗素子を形成したが、容量素
子と抵抗素子の両方を全面敷き詰め型となるＳＯＩ構造
の論理ゲートの下部に配設するようにすることもできる
。また、第２の実施例では、抵抗素子を一層の抵抗層に
より形成するものとしたが、２層のポリシリコン層等に
より抵抗素子を形成するようにすることもでき、例えば
容量素子と同一チップ内に形成する時は、容量素子の対
向電極の間の誘電体膜を全部若しくは一部除去するよう
にすれば良い。また、抵抗素子と容量素子を積層して形
成することも可能である。
【００２５】
【発明の効果】本発明の半導体集積回路装置は、第１の
素子形成領域を絶縁層の組合せでＳＯＩ構造にすること
ができ、第２の素子形成領域は第１の素子形成領域と該
絶縁層を挟んで積層関係となる。従って、第２の素子形
成領域に容量素子や抵抗素子を形成すると共に第１の素
子形成領域に論理ゲートを配列させることで、それら論
理ゲートの規模を減少させることなく、同一チップに容
量素子や抵抗素子を形成することが可能となる。また、
論理ゲートを配設する第１の素子形成領域をＳＯＩ構造
とすることで、高密度化が実現される。
素子形成領域を絶縁層の組合せでＳＯＩ構造にすること
ができ、第２の素子形成領域は第１の素子形成領域と該
絶縁層を挟んで積層関係となる。従って、第２の素子形
成領域に容量素子や抵抗素子を形成すると共に第１の素
子形成領域に論理ゲートを配列させることで、それら論
理ゲートの規模を減少させることなく、同一チップに容
量素子や抵抗素子を形成することが可能となる。また、
論理ゲートを配設する第１の素子形成領域をＳＯＩ構造
とすることで、高密度化が実現される。
【図１】本発明の半導体集積回路装置の一例の要部平面
図である。
図である。
【図２】図１のＩＩ−ＩＩ線断面図である。
【図３】上記一例を製造する方法のうちの絶縁層の形成
工程までの工程断面図である。
工程までの工程断面図である。
【図４】上記一例を製造する方法のうちのキャパシタ上
部電極の形成工程までの工程断面図である。
部電極の形成工程までの工程断面図である。
【図５】上記一例を製造する方法のうちの絶縁膜の形成
工程までの工程断面図である。
工程までの工程断面図である。
【図６】上記一例を製造する方法のうちの不純物の導入
工程までの工程断面図である。
工程までの工程断面図である。
【図７】本発明の半導体集積回路装置の他の一例の要部
平面図である。
平面図である。
【図８】上記図７のＶＩＩＩ−ＶＩＩＩ線断面図である
。
。
【図９】上記図７の例を製造する方法のうちの絶縁層の
形成工程までの工程断面図である。
形成工程までの工程断面図である。
【図１０】上記図７の例を製造する方法のうちの絶縁膜
の形成工程までの工程断面図である。
の形成工程までの工程断面図である。
【図１１】上記図７の例を製造する方法のうちの不純物
の導入工程までの工程断面図である。
の導入工程までの工程断面図である。
【図１２】従来のゲートアレイの一例の要部平面図であ
る。
る。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線断面図である
。
。
１０，４０，５０，８０…シリコン基板１１，１５，３
３，５１，５５，７３…絶縁層１２…キャパシタ下部電
極 １３…誘電体膜 １４…キャパシタ上部電極 １６…研磨ストッパー部 １７，４２，５７，８２…ソース・ドレイン領域１８，
３９，５８，７９…ゲート電極
３，５１，５５，７３…絶縁層１２…キャパシタ下部電
極 １３…誘電体膜 １４…キャパシタ上部電極 １６…研磨ストッパー部 １７，４２，５７，８２…ソース・ドレイン領域１８，
３９，５８，７９…ゲート電極
Claims (3)
- 【請求項１】 支持基板と、その支持基板上に形成さ
れた半導体層若しくは導電層よりなる第２の素子形成領
域と、基板研磨により形成され論理ゲートが配列される
第１の素子形成領域と、上記基板研磨の研磨ストッパー
部を有し上記第１の素子形成領域と上記第２の素子形成
領域間に配される絶縁層を有し、上記第１の素子形成領
域と上記第２の素子形成領域は一部で電気的に接続され
ることを特徴とする半導体集積回路装置。 - 【請求項２】 上記論理ゲートはＭＩＳトランジスタ
から構成され、上記第２の素子形成領域に形成される素
子は抵抗素子若しくは容量素子或いはこれらの組合わせ
であることを特徴とする請求項１記載の半導体集積回路
装置。 - 【請求項３】 上記ＭＩＳトランジスタは上記第１の
素子形成領域の全面に亘って形成されることを特徴とす
る請求項２記載の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019138A JP3019430B2 (ja) | 1991-01-21 | 1991-01-21 | 半導体集積回路装置 |
| KR1019920000707A KR100271955B1 (ko) | 1991-01-21 | 1992-01-18 | 반도체 집적회로장치 |
| US07/822,928 US5378919A (en) | 1991-01-21 | 1992-01-21 | Semiconductor integrated circuit device with plural gates and plural passive devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019138A JP3019430B2 (ja) | 1991-01-21 | 1991-01-21 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04237166A true JPH04237166A (ja) | 1992-08-25 |
| JP3019430B2 JP3019430B2 (ja) | 2000-03-13 |
Family
ID=11991095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019138A Expired - Lifetime JP3019430B2 (ja) | 1991-01-21 | 1991-01-21 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5378919A (ja) |
| JP (1) | JP3019430B2 (ja) |
| KR (1) | KR100271955B1 (ja) |
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|---|---|
| US5378919A (en) | 1995-01-03 |
| KR100271955B1 (ko) | 2000-11-15 |
| JP3019430B2 (ja) | 2000-03-13 |
| KR920015558A (ko) | 1992-08-27 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080107 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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