CN100426501C - 电源总线静电放电保护装置 - Google Patents

Abstract

数个岛状物结构的不同配置被使用来改善静电放电保护。金属氧化物半导体场效应晶体管结构提供一种岛状物，其被选择性设置于一群静电放电保护装置中，其用来保护电源总线、输入管脚、输出管脚、以及输入/输出(I/O)管脚，以藉由最小化集成电路的模拟与模式化的复杂度来完成静电放电的改进。

Description

电源总线静电放电保护装置

(1)技术领域

本发明有关一种半导体集成电路中的静电放电(electro-static discharge，ESD)保护，特别涉及一种静电放电保护电路以及使用选择性安置岛状物(island)装置的方法，以保护所选择的管脚。

(2)背景技术

a.以NMOS(N沟道金属氧化物半导体)晶体管来作为静电放电保护装置：

N沟道金属氧化物半导体晶体管被广泛使用来作为静电放电保护装置。在一应用范例中，具有连接至栅极驱动信号的栅极的N沟道金属氧化物半导体场效应晶体管(NMOSFET)被使用来作为一互补式金属氧化物半导体(CMOS)缓冲器的断开(pull-down)装置，以驱动输出电压。在另一应用范例中，具有电接地的栅极的N沟道金属氧化物半导体场效应晶体管被使用来保护输入管脚或电源总线于静电放电发生时。

N沟道金属氧化物半导体场效应晶体管的静电放电保护是与于用来传导漏极与源极之间的大量静电放电电流的突覆(snap-back)现象十分有关。此种突覆现象是如以下所述。首先，漏极接面的高电场会导致碰撞游离(impactionization)，其产生少数载子与多数载子。少数载子流向漏极接点，而多数载子流向基板/P型阱接点，造成一建立于P型阱内的电流路径内的局部电位。当局部基板电位比相邻的N+型源极电位高出0.7伏特时，源极接面会形成正向偏压。该正向偏压源极将少数载子(电子)注入至P型阱中，而且这些少数载子最后会到达漏极接面，以进一步增强碰撞游离。这样造成连续的循环，使得金属氧化物半导体场效应晶体管进入一个低阻抗(突覆)的状态，以导通大量的静电放电电流，进而完成所需的静电放电保护。

就静电放电保护而言，N沟道金属氧化物半导体场效应晶体管的漏极接点通常被保持与栅极边缘有数个微米的距离。N+型漏极扩散的分布电阻促成从N沟道金属氧化物半导体场效应晶体管的漏极接点流至源极的静电放电电流的均匀性。此式由于如果静电放电瞬变电流开始局限于栅极边缘的一小点，漏极分布电阻会造成邻近扩散区域的电位的上升。如此使得整个静电放电电流受困于一局限的点内，因而造成局部加热以及最终对于装置的损害。基于这个原因，漏极区域的N+型分布电阻促成整个指状(finger)栅极导通于静电放电发生时。

b.金属硅化物工艺的N沟道金属氧化物半导体场效应晶体管：

在金属硅化物工艺中，硅化物的扩散会使得静电放电的表现变差，此是由于漏极片电阻(sheet resistance)大为降低之故。静电放电的高电压直接行进至栅极扩散边缘，并且在整个指状栅极被导通的前即已导致局限的栅极氧化物崩溃或是源极-漏极之间短路。此点十分关键，因为整个指状栅极被导通代表着静电放电电流正从整个指状栅极下方的漏极流向源极，对于静电放电保护来说，这样比静电放电电流仅流过指状栅极的部分的下方来得有效。一习知的解决方案为使用金属硅化物阻挡层，但此法由于工艺繁琐并且需要多加一套罩幕而效果不彰。

c.多重指状栅极的N沟道金属氧化物半导体场效应晶体管：

由于需要吸收高静电放电瞬变电流，一N沟道金属氧化物半导体场效应晶体管的静电放电保护装置通常以多重指状栅极结构来形成，其实例是如图1与图2的布局图式所示。图3则为图1与图2的等效电路。然而，多重指状栅极结构的已知的问题在于并不是所有的指状栅极都能够在发生静电放电时导通。详而言的，当第一批指状栅极很快地导通时，这些导通的指状栅极可以很快地转变成突覆的低阻抗状态，因而降低漏极对源极电压至一瞬变电压，其小于N沟道金属氧化物半导体装置的触发电压，而阻止其他指状栅极的导通。因此，由于只有一部份数目的指状栅极被导通来吸收静电放电的能量，N沟道金属氧化物半导体场效应晶体管的尺寸有效地降低而使得静电放电的效能变差。

d.对于单电源与多电源IC的全晶片静电放电保护考虑：

静电放电保护装置通常被需求以保护集成电路(IC)内的输入管脚、输出管脚、I/O管脚、与电源总线管脚免于静电放电而有所损坏。

对于一多电源的集成电路来说，进一步需要设置一静电放电保护装置于不同电源总线(诸如VDDH＝3.3V与VDDL＝2.5V)之间。在这种情况中，正或负静电放电保护瞬变脉冲可能出现于电源总线管脚的任一端，使得金属氧化物半导体场效应晶体管的两个扩散区域的每一个可以为源极侧或漏极侧。此外，瞬变静电放电电流可以流动于从第一源极/漏极(S/D)区域到第二漏极/源极(D/S)区域或相反方向的任一个。

e.已知解决方案：

美国专利第5,721,439号揭示一种金属氧化物半导体晶体管结构，其在漏极扩散区域内具有数个隔离岛状物。瞬变静电放电电流从漏极接触朝向漏极-栅极边缘而流动于这些隔离岛状物周围，因而形成一种漏极分布电阻效应，以改进静电放电的保护。然而，在金属氧化物半导体晶体管的扩散区域内实施这些岛状物结构会对于元件模拟与模式化增加复杂度。在一方面，这个结构至少部分地将电流分离而改变路径，并且所获得的分布电阻需要正确地建立模型。在另一方面，扩散区域到基板的电容有所改变，其影响装置的速度表现，而且需要精准地建立模型来进行正确的集成电路时序/速度模拟与模式化。然而，现行的模拟与模式化工具通常无法针对与类似岛状物(island-like)结构(诸如浮动多晶硅隔离)有关的模型参数。

因此，仍然需要在集成电路中实现类岛状物结构，以藉由最小化元件模拟与模式化复杂度来提供静电放电表现的显著改进。

(3)发明内容

本发明的一目的在于提供一种静电放电保护电路，其可提供改进的静电放电保护。

本发明的又一目的在于提供一种静电放电保护电路，其可最小化元件模拟与模式化的复杂度。

本发明的再一目的在于提供一种静电放电保护电路，其可选择性地设置其岛状物，以最佳化静电放电保护。

为了实现本发明的上述目的，是提供岛状物结构的数种不同设置，以改进静电放电保护。

在一方面，金属氧化物半导体场效应晶体管结构提供一种岛状物，其被选择性设置于一群静电放电保护装置中，其用来保护电源总线、输入管脚、输出管脚、以及I/O管脚，以藉由最小化集成电路的模拟与模式化的复杂度来完成静电放电的改进。在一具体实施例中，岛状物结构被设置于一静电放电保护装置内所被选择的晶体管内的漏极扩散区域内，其中静电放电保护装置的其他晶体管则不具有岛状物结构。在另一具体实施例中，一给定的晶体管内的一些漏极区域包括岛状物结构，而相同晶体管的其他漏极区域则不包括岛状物结构。

在另一方面，岛状物结构可以被设置于一静电放电保护装置内的所选择的晶体管的漏极与源极扩散区域中。作为一非限制的范例，具有岛状物的双导向金属氧化物半导体晶体管结构被设置于不同电源总线之间，以供多电源集成电路使用。在一具体实施例中，供多电源集成电路使用的不同电源总线之间的岛状物结构可以具有对准间隙于不同的相邻岛状物之间。

(4)附图说明

被使用来构成本说明书的附图描绘了本发明的具体实施例，并且结合以下的一般说明与以下的较佳具体实施例的详细说明，用以解释本发明的原理。其中：

图1是为一习用静电放电保护电路的示意上视图；

图2与图3是为图1的静电放电保护电路的等效电路；

图4是为根据本发明的一具体实施例的静电放电保护电路的示意上视图；

图5是为根据本发明的另一具体实施例的静电放电保护电路的示意上视图；

图6是为根据本发明的又一具体实施例的静电放电保护电路的示意上视图；

图7是为根据本发明的再一具体实施例的静电放电保护电路的示意上视图；

图8是为根据本发明的再一具体实施例的静电放电保护电路的示意上视图，其被设置于一多电源的集成电路中；

图9是为图8中的一静电放电保护装置N5的示意上视图；

图10A是为沿着图9中的电路的线A-A′所绘示的横截面图；

图10B是为沿着图9中的电路的线B-B′所绘示的横截面图；

图11A与11B是为根据本发明的更进一步的具体实施例的静电放电保护电路的示意上视图；

图12A是为沿着图11A中的电路的线C-C′所绘示的横截面图；

图12B是为沿着图11B中的电路的线D-D′所绘示的横截面图；

图13是为根据本发明的更进一步的一具体实施例的静电放电保护电路的示意上视图；

图14A是为沿着图12A中的电路的线E-E′所绘示的横截面图；

图14B是为沿着图12B中的电路的线F-F′所绘示的横截面图；

图15是为根据本发明的一再进一步的一具体实施例的静电放电保护电路的示意上视图；

图16至图18是为图15的静电放电保护电路的特定元件的不同非限制实施例的布局图式；

图19绘示图15的电路的修改图；以及

图20绘示图15与图16的电路的修改图。

(5)具体实施方式

以下的详细叙述将用以提供对于本发明的进一步了解，而非作为限制之用。然而，熟习此项技术的人员将明白本发明亦可适用于本详细叙述所未提及的其他具体实施例。例如，为人熟悉或习知的数据处理技术、硬件装置与电路不加以赘述，以免因为不必要的细节而妨碍对于本发明的了解。

本发明提供具有岛状物结构以供静电放电保护的重要应用实例。在一具体实施例中，金属氧化物半导体场效应晶体管提供一种岛状物结构，其被选择性地设置于一群静电放电保护装置中，其用来保护电源总线、输入管脚、输出管脚、以及I/O管脚，以藉由最小化集成电路的模拟与模式化的复杂度来完成静电放电的改进。在另一具体实施例中，具有岛状物的双导向金属氧化物半导体晶体管结构被设置于不同电源总线之间，以供多电源集成电路使用。

对于输入电路而言，N沟道金属氧化物半导体晶体管的静电放电保护装置被耦合至一输入垫与内部电路。由于N沟道金属氧化物半导体静电放电保护晶体管的栅极接地，在电路操作时其并未导通。因此，主要是漏极到基板的电容，而不是漏极电阻，将影响输入电路的速度。

对于输入电路内的一金属氧化物半导体晶体管而言，漏极电容与漏极电阻都会影响输出电路的速度。

对于耦合于电源总线之间的金属氧化物半导体晶体管而言，漏极电容与漏极电阻都不需要在集成电路的速度/时序模拟与模式化时被予以考虑。此乃因为电源总线通常具有一大的(例如N型阱到P型基板)电容，因此耦合于电源总线之间的金属氧化物半导体晶体管的漏极电容可以被忽略。换言之，在保护电源总线的静电放电的金属氧化物半导体晶体管结构中所实施的岛状物结构不会对于元件模拟与与模式化增加复杂度，因为其电阻与电容均不会影响时序与速度的表现。

本发明所揭示的静电放电保护装置可以藉由使用硅化物、金属硅化物或非硅化物的工艺而被制造，并且相容于工业界的集成电路工艺技术。众所皆知地，金属硅化物(自我对准的硅化物)工艺通常代表扩散与多晶硅均具有硅化物表面。

1.岛状物的形成

此时，「岛状物」这个术语将被定义。在定义该术语前，必须注意到一个岛状物通常是进行将电流的一部份从一个接点引导或转向至一个沟道的功能。

岛状物可以被视为一种将电流分流或转向的结构或是配置。岛状物可以为一种与有源源极/漏极(S/D)区域(部份或完全地)重叠的实体结构。在此，一有源源极/漏极(S/D)区域可以被形成为由周围的隔离与一沟道区域所包围的区域。岛状物也可以是一种电流路由(current-routing)结构，其不具有清楚的实体结构，例如多晶硅或场氧化物岛状物。

岛状物也可以是一个由一有源区域中的高掺杂区域所完全或部分地包围的区域。在此，有源区域为一由一隔离区域所包围的有源装置区域。举例而言，形成一有源区域的金属氧化物半导体场效应晶体管的源极、漏极、与栅极是由一隔离(场氧化物)区域所包围。高掺杂区域可以为一扩散区域(因为所有掺杂的离子倾向在高温工艺步骤中扩散)，其可以藉由离子注入(ion implantation)而被形成。在此，隔离区域包括局部氧化(LOCOS)隔离与沟渠(trench)隔离。

岛状物可以具有一实体结构。非限制的范例包括本体(bulk，其可以为基板或阱)上方的一介电层，或是介电层上方的一非浮动导体层。具有实体结构的岛状物的另一非限制范例为至少部份或完全地与(诸如场或双极性装置的)一有源源极/漏极区域或是(诸如金属氧化物半导体晶体管装置的)一有源源极/漏极区域重叠者。具有实体结构的岛状物的又一非限制范例是为进入由隔离区域所包围的高掺杂区域周围的隔离区域的类半岛(peninsula-like)延伸(亦即从进入源极/漏极区域的周围隔离所延伸的岛状物)。

具有浮动导体元件的实体结构的岛状物的一非限制范例具有介电层上的一浮动导体元件，其浮动导体元件至少部份或完全地与源极/漏极(或射极/集极)区域重叠。这种浮动导体元件亦可以同时与源极/漏极(或射极/集极)区域以及隔离区域重叠。

对于岛状物来说，也可能不具有实体结构。作为一非限制的范例，该岛状物可以被形成为一岛状物区域。非岛状物区域与岛状物区域的差异点在于其实际上拥有不同的掺杂(例如，N+型与P型掺杂，N+型与N-型掺杂，或是只是被掺杂成不同者)，因而具有不同的电阻率。是以，这种岛状物可能具有一第二电阻率的区域，其位于具有一第一与不同电阻率的源极/漏极(或射极/集极)区域中。作为另一非限制的范例，非岛状物区域与岛状物区域也可以用具有一硅化物或一非硅化物表面来加以区别，而不论其是否具有相同的掺杂。非岛状物区域与岛状物区域的电阻率也分别因为硅化物或非硅化物表面而有所不同。这种岛状物可以在一通常为是化物的源极/漏极(或射极/集极)区域中包括一非硅化物区域。

2.全晶片静电放电保护的具体实施例

简化一全芯片(full-chip)静电放电保护的方法在一方面是为只有在电源总线的静电放电保护装置(例如N沟道金属氧化物半导体或场装置晶体管)的N+型扩散区域应用岛状物结构。施加至集成电路管脚的静电放电能量的一实际部分可以通过正向偏压一上拉(pull-up)二极管(如图4所示)，或是通过一pull-up P沟道金属氧化物半导体晶体管的一寄生P+/N型阱二极管(如图5所示)而被传送至一电源总线。实验结果显示，当电源总线的静电放电保护装置在漏极扩散区域中具有一岛状物结构时，习用的输入管脚的静电放电保护装置(诸如，N沟道金属氧化物半导体晶体管)的2.5至3kV的静电放电保护位准可以被提升至4至5kV。因此，本发明提出选择性地应用岛状物结构于集成电路的静电放电保护装置的漏极扩散区域中，以在不增加不必要的元件模式化复杂度的条件下达到静电放电的改进。

图4至图7绘示四个不同具体实施例，其说明了用来保护电源总线、输入管脚与输出管脚的不同岛状物结构。

图4绘示根据本发明的一具体实施例，其中一输入管脚的静电放电保护N沟道金属氧化物半导体晶体管在其漏极扩散区域中并不具有任何岛状物结构，而一电源总线的静电放电保护N沟道金属氧化物半导体晶体管在其漏极扩散区域中具有一岛状物结构。由于该输入管脚的静电放电结构在其漏极扩散区域中并不包括任何岛状物结构，其漏极电容以及输入垫电容不会增加，因而简化了元件或电路的模式化。请参阅图4，电源总线的静电放电保护装置(N沟道金属氧化物半导体晶体管N3)具有一通过一选用电阻R3而耦合至电源总线VSS的栅极、一耦合至电源总线VSS的源极、以及一耦合至电源总线VDD的漏极，其中一岛状物结构I1(由圆圈中的叉所表示)被提供于电源总线的静电放电保护装置(N沟道金属氧化物半导体晶体管N3)的漏极区域中。此外，输入管脚的静电放电保护N沟道金属氧化物半导体晶体管(N沟道金属氧化物半导体晶体管N1)具有一栅极与一源极，其中每一个被耦合至VSS，以及一被耦合至输入垫P的漏极。一二极管D1的阳极亦被耦合至输入垫P。二极管D1的阴极被耦合至VDD。因此，输入管脚的静电放电保护N沟道金属氧化物半导体晶体管(N沟道金属氧化物半导体晶体管N1)的漏极区域内并没有岛状物结构。N沟道金属氧化物半导体晶体管N2与二极管D2以类似于N沟道金属氧化物半导体晶体管N1与二极管D1的方式，被耦合至电源总线VSS与VDD，并且作为次要静电放电保护元件。输入垫P通过一电阻R1而被耦合至一内部电路的一第一输入栅极X。

图5绘示根据本发明的另一具体实施例，其中一输出的N沟道金属氧化物半导体晶体管在其漏极扩散区域中并不具有岛状物结构，而一电源总线的静电放电保护N沟道金属氧化物半导体晶体管在其漏极扩散区域中具有一岛状物结构。由于该输出的N沟道金属氧化物半导体晶体管在其漏极扩散区域中并不包括岛状物结构，其漏极电容以及相关的输出垫或I/O垫电容不会增加，因而简化了元件或电路的模式化。请参阅图5，电源总线的静电放电保护装置(N沟道金属氧化物半导体晶体管N3)具有一栅极与一源极，其每一个均被耦合至电源总线VSS，以及一耦合至电源总线VDD的漏极，其中一岛状物结构I2被提供于电源总线的静电放电保护装置(N沟道金属氧化物半导体晶体管N3)的漏极区域中。输出管脚的静电放电保护装置(N2)具有一被耦合至VSS的源极，以及一被耦合至P沟道金属氧化物半导体晶体管P2的漏极。P沟道金属氧化物半导体晶体管P2的源极。被耦合至电源总线VDD。输出垫OP被耦合至N沟道金属氧化物半导体晶体管N2与P沟道金属氧化物半导体晶体管P2之间的节点。在此N沟道金属氧化物半导体晶体管N2与P沟道金属氧化物半导体晶体管P2一起形成一个输出缓冲器，而且在输出管脚的静电放电保护装置(N2)的漏极区域内并没有岛状物结构。

图6绘示根据本发明的另一具体实施例，其中一输入管脚的静电放电保护电路使用pull-down二极管，而不是pull-down N沟道金属氧化物半导体晶体管，而一电源总线的静电放电保护N沟道金属氧化物半导体晶体管在其漏极扩散区域中具有一岛状物结构。由于该输入管脚的静电放电结构并不包括任何在扩散区域内具有岛状物结构的N沟道金属氧化物半导体晶体管，其输入垫电容不会增加，因而简化了元件或电路的模式化。图6的电路非常类似于图4的，除了N沟道金属氧化物半导体晶体管N1与N2已经分别由pull-down二极管D3与D4所取代。因此，电源总线的静电放电保护装置(N3)的漏极区域中被提供有一岛状物结构，但是输入垫并不包括任何具有与的耦合的岛状物结构的N沟道金属氧化物半导体晶体管。

必须注意的是，输入/输出(I/O)管脚与输出管脚的静电放电保护通常比输入管脚的静电放电保护更为可靠，其乃因为输入/输出管脚具有较大的输出缓冲器，其加速静电放电能量的散逸。输入管脚并未连接至输出缓冲器，而且通常使用一种小于用于输入/输出(I/O)管脚的静电放电保护电路的静电放电保护电路，以最佳化芯片面积。因此，要达到输入/输出管脚以及输入管脚之间，或是输出管脚以及输入管脚之间的均匀的静电放电保护位准，必须提供一种岛状物结构于一输入管脚的N沟道金属氧化物半导体晶体管的漏极区域中，而不是一输出晶体管的漏极区域中。举例来说，对于一个集成电路而言，输出管脚可能具有3.5kV的静电放电保护位准，而输入管脚可能具有2.5kV的静电放电保护位准。如果岛状物被提供于输入管脚的漏极中，两种管脚均可达到3.5kV的保护位准，而获得较均匀的静电放电保护。

因此，图7绘示根据本发明的再一具体实施例，其中一输出的N沟道金属氧化物半导体晶体管(N2)在其漏极扩散区域中并不具有岛状物结构，而一输入管脚的静电放电保护N沟道金属氧化物半导体晶体管(N1)在其漏极扩散区域中具有一岛状物结构。此种配置允许输入管脚与输出管脚达到类似的静电放电保护位准。此外，输出晶体管电容与电阻不会增加，因而简化了元件或电路的模式化。此外，由于岛状物结构改善了N沟道金属氧化物半导体晶体管N1的静电放电表现，N沟道金属氧化物半导体晶体管N1可以被作得更小，使得电容的整体输入不会增加，尽管N沟道金属氧化物半导体晶体管N1的漏极区域中存在有岛状物结构。请参阅图7，其输出侧以类似于图5的配置方式，包括P沟道金属氧化物半导体晶体管P2、N沟道金属氧化物半导体晶体管N2、以及输出垫OP，其中N沟道金属氧化物半导体晶体管N2的漏极扩散区域中并不具有岛状物结构。输入侧包括N沟道金属氧化物半导体晶体管N1，其具有均耦合至VSS的一栅极与一源极、以及一耦合至一pull-up P沟道金属氧化物半导体晶体管P1的漏极的漏极，该P沟道金属氧化物半导体晶体管P1具有一耦合至VDD的源极。一岛状物结构I3被提供于N沟道金属氧化物半导体晶体管N1的漏极区域中。此外，另一岛状物结构I33被提供于P沟道金属氧化物半导体晶体管P1的漏极中。输入垫P亦通过一电阻R1而被连接至一内部电路X以及一次要静电放电保护元件N3的漏极，其栅极与源极均被耦合至VSS。

3.双导向金属氧化物半导体场效应晶体管

图8显示一种多电源集成电路的范例，其具有一对VDDH/VSS2电源总线以及一对VDDL/VSS1电源总线。举例来说，VDDH可以为3.3V，VDDL可以为2.5V，而且VSS1与VSS2在电路操作时均可以处于接地电位，但为了杂讯隔离的目的，其彼此不直接相连接。因此需要至少一个静电放电保护装置于电源总线VDDH与VDDL之间。是以，在电源总线VDDH与VDDL之间可以提供两个岛状物结构I6与I7，该电源总线VDDH与VDDL具有另外两个岛状物结构I4与I5。岛状物结构I4执行相同于图5的岛状物结构I2的功能，而岛状物结构I5则执行相同于图4的岛状物结构I1的功能。

在图8的电路中，一输入侧具有N沟道金属氧化物半导体晶体管N1、N沟道金属氧化物半导体晶体管N3以及P沟道金属氧化物半导体晶体管P1，其以类似于图7中的方式而被耦合于VDDL与VSS1之间，而且其中输入垫P通过一电阻R1而被耦合至一输入电路以及一次要静电放电保护元件N3的漏极，而N3的栅极与源极均被耦合至VSS1。一输出侧具有N沟道金属氧化物半导体晶体管N2与P沟道金属氧化物半导体晶体管P2，其被耦合于VDDH与VSS2之间，其中输出垫OP被耦合至N沟道金属氧化物半导体晶体管N2与P沟道金属氧化物半导体晶体管P2之间的一节点。图8的电路亦包括三个额外的静电放电保护装置，即N沟道金属氧化物半导体晶体管N4、N5与N6。N沟道金属氧化物半导体晶体管N4具有一通过一电阻R4而被耦合至VSS2的栅极、一被耦合至VSS2的源极、以及一被耦合至VDDH的漏极，其中一岛状物结构I4(以圆圈内的叉来标示)被提供于N沟道金属氧化物半导体晶体管N4的漏极扩散区域中。另一N沟道金属氧化物半导体晶体管N6具有一通过一电阻R3而被耦合至VSS1的栅极、一被耦合至VSS1的源极、以及一被耦合至VDD的漏极，其中一岛状物结构I5被提供于N沟道金属氧化物半导体晶体管N6的漏极扩散中。第三N沟道金属氧化物半导体晶体管N5具有一被耦合至VSS1、VSS2、或VDDL的栅极节点，其中一第一源极/漏极区域被耦合至VDDH(例如3.3V)，而且一第二源极/漏极区域被耦合至VDDL(例如2.5V)。一岛状物结构I6被提供于N沟道金属氧化物半导体晶体管N5的第一源极/漏极区域，而且另一岛状物结构I7被提供于N沟道金属氧化物半导体晶体管N5的第二源极/漏极区域。二极管D1与D2被设置于VSS1与VSS2之间，以作为用来消除VSS1与VSS2之间的杂讯的缓冲器，但会有静电放电电流通过该缓冲器。

图9绘示双导向金属氧化物半导体场效应晶体管的布局的范例，其在N沟道金属氧化物半导体晶体管N5的第一与第二源极/漏极区域中具有实际上的岛状物结构。该金属氧化物半导体场效应晶体管是为一具有两只指状栅极G1与G2的多指状栅极结构。其第一源极/漏极区域(标示为S/D#1)设置于两只指状栅极G1与G2之间。在两只指状栅极G1与G2的外侧则为该第二源极/漏极区域，其是藉由通过金属线连接与金属对扩散接点而连接次区域S/D#2A与S/D#2B所形成。

如图9所示，岛状物结构在第一与第二源极/漏极区域中包括一个显著或庞大数目的岛状物。举例来说，如图9所示，在第一与第二源极/漏极区域中可以具有相同数目的岛状物，或者在第一与第二源极/漏极区域中可以具有相同列(例如两列)的岛状物。此外，金属氧化物半导体场效应晶体管在第一与第二源极/漏极区域的每一个中可以粗略地具有对称的岛状物结构。该结构特别适用于双导向静电放电保护元件中。举例来说，其可以被连接于VDDH(3.3V)的电源总线与VDDL(2.5V)的电源总线之间以进行多电源集成电路的电源管脚的静电放电保护。在这种情形下，高静电放电所产生的高电压可能发生于管脚的VDDH/VDDL对或是VDDL/VDDH对的任一方向。

实验结果显示，尽管漏极区域内的数个岛状物可以显著地改善静电放电保护位准，源极区域内的岛状物阵列可能在某种程度上降低静电放电改善的程度。此是因为源极区域内的岛状物会增加源极端的电阻，其会在静电放电发生时提高源极扩散区域的电位。必须注意的是，对于即将被触发至突覆状态以吸收静电放电能量的N沟道金属氧化物半导体场效应晶体管静电放电保护装置来说，P型基板到N+型源极接面必需更提高以被正向偏压。是以，如果源极电位被提高，将难以进入突覆状态。因此，对于静电放电保护来说，源极端的岛状物必须不增加源极电阻。

图9的布局藉由对准与源极以及漏极区域内的栅极相邻的岛状物间之间隙，而降低由于在SD#1、SD#2A、与SD#2B内的岛状物阵列所造成的扩散电阻增加的效应。请注意到，如果VDDH高于VDDL，SD#1可以被视为漏极区域，SD#2A与SD#2B可以被视为源极区域。这点亦可以说明(但并没有必要)源极以及漏极区域内的岛状物也被对准。因此，静电放电电流将从漏极区域内的相邻岛状物之间之间隙，经过栅极沟道以及源极区域上的相邻岛状物之间的另一间隙而流向源极区域的接点。结果，由于岛状物所增加的源极电阻会因而减小，使得静电放电表现获得改善。图10B是为沿着图9中的电路的线B-B′所绘示的横截面图，其绘示源极与漏极内的相邻岛状物之间之间隙。图10A是为沿着图9中的电路的线A-A′所绘示的横截面图，其绘示源极与漏极内的对准着岛状物。由于分布漏极电阻的增加对于改善具有硅化物的源极/漏极区域的N沟道金属氧化物半导体场效应晶体管的静电放电表现来说十分重要，而源极电阻的增加倾向减少静电放电的改善的程度，因此图9中所示的布局配置提供一种适用来作为静电放电保护装置的结构，即使是源极与漏极端对调(以进行双极性静电放电保护)。

4.具有场隔离岛状物的N沟道金属氧化物半导体场效应晶体管

图11A显示一种适用于双极性静电放电保护的可替代的N沟道金属氧化物半导体晶体管。图11A内的岛状物是为场隔离岛状物，其是由N沟道金属氧化物半导体场效应晶体管周围的隔离区域所形成并且图案化。图11A的布局具有间隙对准的特色与优点，其类似于图9所揭露的两列岛状物设置于栅极沟道的两侧。图11B显示另一种适用于双极性静电放电保护的范例，其基本上具有类似于图11A所示者的布局，除了没有间隙对准的特色与优点。在图11B中，栅极沟道的一侧的岛状物是与互相栅极沟道的另一侧上的相邻岛状物之间之间隙对准。图11A内的布局提供岛状物，其对于多晶硅栅极的任一侧为对称，而图11B内的布局提供岛状物，其对于多晶硅栅极的任一侧并不对称。图12A与12B是分别为沿着图11A中的电路的线C-C′与线D-D′所绘示的横截面图。隔离区域的范例可以藉由局部氧化法或沟渠隔离而被形成。

5.具有岛状物以进行双极性静电放电保护的场装置

图1 3绘示一种场装置(field device)，以用来作为一种静电放电保护元件，其被建构有一由场氧化物所形成的狭带或沟道(或是，相同效果的沟渠)位于两相邻的N+型扩散区域之间，并且具有被提供于该第一与第二扩散区域内的岛状物。图14A与14B分别绘示图13沿着线E-E′与F-F′的横截面图。场装置可以用来作为具有集极/沟道(栅极)/射极的静电放电保护装置，其等效于金属氧化物半导体场效应晶体管静电放电保护装置的漏极/沟道(栅极)/源极。图13、14A与14B可以用来作为电源总线之间的双极性静电放电保护装置，其类似于图9至图12B内所揭露的结构。

6.输入/输出(I/O)垫

图15绘示本发明的另一具体实施例，其类似图7的具体实施例，除了输入垫P与输出垫OP已经由一个输入/输出(I/P)垫所取代。如图7所示，输出的N沟道金属氧化物半导体场效应晶体管(N2)在漏极扩散区域并不具有岛状物结构，而输入保护的N沟道金属氧化物半导体场效应晶体管(N1)在漏极扩散区域具有岛状物结构。类似地，输出的P沟道金属氧化物半导体场效应晶体管(P2)在漏极扩散区域并不具有岛状物结构，而输入保护的P沟道金属氧化物半导体场效应晶体管(P1)在漏极扩散区域具有岛状物结构。如上所述，所选择的晶体管的漏极区域内的岛状物配置简化了模式化的工作并且在改善静电放电保护的表现下仍然最大化输出晶体管的驱动能力。参阅图15，输出侧包括P沟道金属氧化物半导体场效应晶体管P2与N沟道金属氧化物半导体场效应晶体管N2，其中在该P沟道金属氧化物半导体场效应晶体管P2与N沟道金属氧化物半导体场效应晶体管N2的漏极中均不含有岛状物结构。在输出侧则包括N沟道金属氧化物半导体场效应晶体管N1，其具有一栅极与一源极，均连接至VSS。N沟道金属氧化物半导体场效应晶体管N1亦包括一耦合至P沟道金属氧化物半导体场效应晶体管P1漏极的漏极，其中该P沟道金属氧化物半导体场效应晶体管P1包括一耦合至VDD的源极。一岛状物结构134被提供于N沟道金属氧化物半导体场效应晶体管N 1的漏极中。此外，另一岛状物结构135可被选择性地提供于P沟道金属氧化物半导体场效应晶体管P1的漏极中。输入/输出垫IO也被耦合至P沟道金属氧化物半导体场效应晶体管P2与N沟道金属氧化物半导体场效应晶体管N2之间的节点，并且通过一电阻器R1与次要静电放电保护元件N沟道金属氧化物半导体场效应晶体管N3的漏极而被耦合至一内部电路X1，该N沟道金属氧化物半导体场效应晶体管N3的栅极与源极均被耦合至VSS。输入/输出垫IO也被耦合至P沟道金属氧化物半导体场效应晶体管P1与N沟道金属氧化物半导体场效应晶体管N1的漏极。

当节点K1的信号(被耦合至P沟道金属氧化物半导体场效应晶体管P2)是为高位准而且节点K2的信号(被耦合至N沟道金属氧化物半导体场效应晶体管N2)是为低位准时，N沟道金属氧化物半导体场效应晶体管N2与P沟道金属氧化物半导体场效应晶体管P2均被截止。在此状态下，输出缓冲器(N2/P2)处于一个所谓的「三重状态」(tri-state)并且输入/输出垫(I/O)用来作为一输入垫，而且N沟道金属氧化物半导体场效应晶体管N1与P沟道金属氧化物半导体场效应晶体管P1是为输入的静电放电保护装置。

图16为金属氧化物半导体场效应晶体管N1、N2或侧式双极性装置的平行连接，其取决于栅极G1至G8是多晶硅栅极或隔离狭带。若栅极G1至G8是隔离狭带，其可用图13所示的形式并可以由相同的结构来形成环绕隔离区域(由场氧化物或沟渠隔离所形成)的相同的结构来形成，而且侧式双极性装置具有S1至S5的射极区域以及D1至D4的集极区域。如果栅极G1至G8是为多晶硅栅极，S1至S5为金属氧化物半导体场效应晶体管的源极而且D1至D4为漏极区域。如图16所示，在相同有源区域内，岛状物结构可以被选择性地设置于若干漏极或集极区域内，而没有在其他漏极或集极区域内。举例而言，岛状物结构I34被提供于邻近有源区域末端的漏极或集极区域D1与D4内，而不是在邻近有源区域中心的漏极或集极区域D2与D3内。由于岛状物结构有增加集极/漏极区域的电容或电阻的趋势，所选择的集极/漏极区域内的岛状物结构的选择位置将会在最大化静电放电保护的情况下将电容最小化。

如果栅极G1至G8为多晶硅栅极，而且当栅极G3至G6被耦合至信号节点K2并且栅极G1、G2、G7与G8被耦合至VSS电源总线时，图16内的结构形成图15所示的静电放电保护电路的晶体管N1与N2。换言之，图15中的输入保护的晶体管N1是由具有栅极G1、G2、G7与G8、源极S1、S2、S4与S5以及漏极D1至D4的晶体管所形成。此外，图15的输出晶体管N2是由具有栅极G3至G6、源极S2至S4以及漏极D2至D3的晶体管所形成。在本情况中，漏极节点被耦合至输入/输出垫，而且源极节点被耦合至VSS总线。

图15的晶体管P1与P2也可以以图16所示的方式而被实现，除了栅极G1、G2、G7与G8被连接至VDD而且栅极G3至G6被连接至节点K1的外。

图17绘示类似于图16的静电放电保护结构，除了一保护环GR被提供于有源区域周围而且岛状物结构被设置于漏极区域(诸如，D2)内的外，其中该漏极区域位于有源区域的中心。保护环GR可以由P型阱或P型基板内的P+型扩散区域所构成的环型狭带所形成。当G1至G6为多晶硅栅极，G3至G4被耦合至VSS电源总线，G1、G2、G5与G6被耦合至信号节点K2，所有的漏极节点被耦合至输入/输出垫，而且所有的源极节点被耦合至VSS电源总线时，图17的结构形成图15的静电放电保护电路。此外，晶体管N1在总沟道宽度方面可以小于晶体管N2。保护环GR可以被提供于图16的有源区域周围。

图18绘示类似于图17的静电放电保护结构，除了具有栅极G3与G4以及相关的漏极/源极(集极/射极)区域的晶体管被提供一第一有源区域A1内，以及具有栅极G1、G2、G5与G6以及相关的漏极/源极(集极/射极)区域的晶体管被提供一第二有源区域A2内的外，其中第二有源区域A2是与第一有源区域A1不同而且分离。如图16与图17所绘示者，具有栅极G3与G4的晶体管可以形成图15、图19以及以下的图19中的晶体管N1，而且具有栅极G1、G2、G5与G6的晶体管可以形成图15、图19以及以下的图19中的晶体管N2。

图19绘示图15的电路的可能的修改。在图19中，P沟道金属氧化物半导体场效应晶体管P1、电阻R1、N沟道金属氧化物半导体场效应晶体管N3、与内部电路X1均不再予以赘述，而且N沟道金属氧化物半导体场效应晶体管N1仍然具有被耦合至输入/输出I/O垫(其亦可为一输出垫)的漏极。岛状物结构134也可以被提供于N沟道金属氧化物半导体场效应晶体管N1的漏极区域内，而P沟道金属氧化物半导体场效应晶体管P2与N沟道金属氧化物半导体场效应晶体管N2的漏极区域内则不被提供任何岛状物结构。如图19所绘示者，N沟道金属氧化物半导体场效应晶体管N1是为输出N沟道金属氧化物半导体场效应晶体管N2的触发装置。当岛状物结构134由多晶硅或隔离所构成时，而且由于岛状物角落处的扩散接面场拥挤(field-crowding)效应，晶体管N1的漏极区域内的岛状物结构134可以具有比晶体管N2(其不具有岛状物结构)较低的静电放电触发电压。是以，在静电放电发生时，晶体管N1首先被触发，而且一旦晶体管N1被触发，流动于基板内的过量载子会促使触发晶体管N2。在图19中，晶体管N2为静电放电(自我)保护装置，而晶体管N1为触发装置。通常，静电放电触发装置(在此为晶体管N1)较小于静电放电保护装置(在此为晶体管N2)。

图20的电路类似于图15与19所示的电路，除了晶体管N2为一输入保护的晶体管的外。详而言的，输入垫被耦合至晶体管N2的漏极。再次地，岛状物结构134可以被提供于晶体管N1的漏极区域内，而晶体管N2的漏极区域内则不被提供任何岛状物结构，使得晶体管N1可以被用来作为晶体管N2的触发装置。图20所示的配置方式改进了晶体管N2作为输入垫的静电放电操作装置的效果，而不需要增加输入电路模式化的复杂度。此乃因为随着晶体管N1被触发而有大量载子被注入基板，使得晶体管N2亦可被触发。因此，具有晶体管N1时的晶体管N2可以比没晶体管N1时有更轻易地被触发。

为了进一步描述本发明所提供的弹性，图16至18所绘示的布局原理也可以被应用于图19与图20中的晶体管N1与N2。

此外，图15、图19与图20中的晶体管N1与N2较佳地被彼此相邻地配置，使得晶体管N1(其漏极区域内具有岛状物结构)可以作为晶体管N2的有效的触发装置，以改善整体的静电放电表现。此外，图19与图20中的晶体管N1与N2也可以由一保护环所环绕，该保护环可以类似于图17与图18中的保护环GR。藉由这种配置，(在晶体管N1已由一静电放电脉冲所触发后)晶体管N 1所产生的少数载子可以更有效地触发其他晶体管N2，以改善整体的静电放电表现。由此观的，P+型的保护环GR通常促进流动于基板内的少数载子被收集，以避免在装置操作时可能的闭锁(latch up)现象。

本发明的附图与描述以较佳实施例说明如上，仅用于藉以帮助了解本发明的实施，非用以限定本发明的精神，而熟悉此领域技术人员于领悟本发明的精神后，在不脱离本发明的精神范围内，当可作种种的等效变化或替换，其专利保护范围由后附的权利要求所限定。

Claims (21)

1.一种集成电路装置，其特征在于，包括：

一基板；

一耦合至一第一集成电路管脚的第一节点；

一耦合至一第二集成电路管脚的第二节点；

一耦合至该第一节点的第一静电放电保护装置；以及

一耦合至该第二节点的第二静电放电保护装置；

其中每一静电放电保护装置包括一半导体晶体管结构，其具有一漏极区域、一源极区域以及一沟道形成于该漏极与该源极之间；而且

该第一静电放电保护装置的该漏极包括至少一个岛状物，而且该第二静电放电保护装置的该漏极不包括任何岛状物。

2.如权利要求1所述的装置，其特征在于，该至少一个岛状物是由隔离结构所形成。

3.如权利要求1所述的装置，其特征在于，该至少一个岛状物具有一个结构，其至少部分地与一有源源极/漏极区域重叠。

4.如权利要求1所述的装置，其特征在于，该至少一个岛状物具有一个结构，其至少部分地由一有源区域内的一高掺杂区域所包围。

5.如权利要求1所述的装置，其特征在于，该至少一个岛状物包括一掺杂区域，其具有不同于一相邻的不具有岛状物的区域的掺杂分布。

6.如权利要求1所述的装置，其特征在于，该至少一个岛状物包括一导通区域，其具有不同于一相邻的不具有岛状物的区域的电阻率。

7.如权利要求1所述的装置，其特征在于，一介电质部分形成于该沟道上。

8.如权利要求7所述的装置，其特征在于，一多晶硅栅极形成于该介电质部分的上方。

9.如权利要求1所述的装置，其特征在于，该第一集成电路管脚被耦合至一电源总线管脚，而且该第二集成电路管脚是一输入管脚。

10.如权利要求1所述的装置，其特征在于，该第一集成电路管脚被耦合至一电源总线管脚，而且该第二集成电路管脚是一输出管脚。

11.如权利要求1所述的装置，其特征在于，该第一集成电路管脚被耦合至一电源总线管脚，而且该第二集成电路管脚是一非电源总线管脚。

12.如权利要求1所述的装置，其特征在于，该第一集成电路管脚是为一输入管脚，而且该第二集成电路管脚是一输出管脚。

13. 如权利要求1所述的装置，其特征在于，该第一集成电路管脚与该第二集成电路管脚是相同的管脚，其中该第一节点通过一电阻与一内部电路耦合，该第二节点与一第一静电放电保护装置耦合，该第一静电放电保护装置是一输出晶体管。

14. 如权利要求13所述的装置，其特征在于，还包括一第二静电放电保护装置，与该第一静电放电保护装置相邻。

15. 如权利要求1所述的装置，其特征在于，该装置包括一有源区域，而且该第一与该第二静电放电保护装置均被配置于相同的有源区域中。

16. 一种集成电路装置，具有一基板与具有一复合式晶体管的一静电放电保护装置，其特征在于，包括：

数个漏极区域，形成于该基板中，该数个漏极区域包括一第一组漏极区域与一第二组漏极区域；

其中该第一组漏极区域包括至少一岛状物，而且该第二组漏极区域则不具有任何岛状物；以及

其中该复合式晶体管被耦合于一第一节点与一第二节点之间，该第一组与该第二组漏极区域被耦合至该第一节点。

17. 如权利要求16所述的装置，其特征在于，该晶体管包括一有源区域，具有一第一端与一第二端，其中该第一组漏极区域被设置相邻于该有源区域的该第一端与该第二端。

18. 如权利要求16所述的装置，其特征在于，该晶体管包括一有源区域，具有一中心部分，其中该第一组漏极区域被设置于该中心部分内。

19. 如权利要求16所述的装置，其特征在于，还包括一保护环于该基板中，其包围该第一与该第二组漏极区域。

20. 如权利要求16所述的装置，其特征在于，还包括一第一有源区域与一第二有源区域，其中该第一组漏极区域被设置于该第一有源区域内，而且该第二组漏极区域被设置于该第二有源区域内。

21. 一种集成电路装置，具有一复合式双极性装置，其特征在于，包括：

数个射极区域，包括一第一组射极区域与一第二组射极区域；

其中该第一组射极区域包括至少一岛状物，而且该第二组射极区域则不具有任何岛状物；以及

其中该复合式双极性装置被耦合于一第一节点与一第二节点之间，其中该第一组与该第二组射极区域被耦合至该第一节点。

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