JPH0577340B2 - - Google Patents
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- JPH0577340B2 JPH0577340B2 JP62145630A JP14563087A JPH0577340B2 JP H0577340 B2 JPH0577340 B2 JP H0577340B2 JP 62145630 A JP62145630 A JP 62145630A JP 14563087 A JP14563087 A JP 14563087A JP H0577340 B2 JPH0577340 B2 JP H0577340B2
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- Japan
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- capacitance
- conductive film
- mos capacitor
- insulating film
- mos
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- 239000004065 semiconductor Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 8
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- 229910052782 aluminium Inorganic materials 0.000 description 11
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
- Y02T10/00—Road transport of goods or passengers
- Y02T10/60—Other road transportation technologies with climate change mitigation effect
- Y02T10/70—Energy storage systems for electromobility, e.g. batteries
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にMOS容
量を備えた半導体集積回路に関する。
量を備えた半導体集積回路に関する。
従来からMOS容量は２極間の電位差によりこ
の容量値が変化する事が知られている。従つてこ
の容量が変わつては困るスイツチドキヤパシタフ
イルタ等のスイツチドキヤパシタ回路（以下SC
回路と記する。）にはMOS容量は使わず第３図の
ような２層の多結晶シリコン電極３，４間容量、
あるいは第４図のような多結晶シリコン電極６−
アルミニウム電極７間の容量を使つていた。
の容量値が変化する事が知られている。従つてこ
の容量が変わつては困るスイツチドキヤパシタフ
イルタ等のスイツチドキヤパシタ回路（以下SC
回路と記する。）にはMOS容量は使わず第３図の
ような２層の多結晶シリコン電極３，４間容量、
あるいは第４図のような多結晶シリコン電極６−
アルミニウム電極７間の容量を使つていた。
上述した従来の半導体集積回路は、容量素子と
して２層の多結晶シリコン電極間容量又は多結晶
シリコン電極とアルミニウム電極間の容量を使用
しているため、工程が複雑になる欠点がある。
又、後者の場合誘電体として使う多結晶シリコン
電極とアルミニウム電極間の層間絶縁膜が厚くな
るため、容量値が小さくなる（又は集積度が低く
なる）という欠点もある。
して２層の多結晶シリコン電極間容量又は多結晶
シリコン電極とアルミニウム電極間の容量を使用
しているため、工程が複雑になる欠点がある。
又、後者の場合誘電体として使う多結晶シリコン
電極とアルミニウム電極間の層間絶縁膜が厚くな
るため、容量値が小さくなる（又は集積度が低く
なる）という欠点もある。
本発明の半導体集積回路は、第１導電型半導体
基板表面に設けられたゲート絶縁膜と、前記ゲー
ト絶縁膜上に設けられた導電膜と、前記第１導電
型半導体基板表面の前記導電膜直下部に隣接して
選択的に設けられた第２導電型領域とを含んでな
り、実質的に同一形状の第１のMOS容量及び第
２のMOS容量が互いに異なる向きに並列接続さ
れてなる容量素子を有するというものである。
基板表面に設けられたゲート絶縁膜と、前記ゲー
ト絶縁膜上に設けられた導電膜と、前記第１導電
型半導体基板表面の前記導電膜直下部に隣接して
選択的に設けられた第２導電型領域とを含んでな
り、実質的に同一形状の第１のMOS容量及び第
２のMOS容量が互いに異なる向きに並列接続さ
れてなる容量素子を有するというものである。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の第１の実施例の主要部を示す
半導体チツプの断面図、第２図は回路図である。
半導体チツプの断面図、第２図は回路図である。
この実施例は、シリコンからなるｐ型半導体基
板１表面に設けられたゲート絶縁膜１０−１と、
ゲート絶縁膜１０−１上に設けられた多結晶シリ
コンからなる導電膜１１−１と、ｐ型半導体基板
１表面の導電膜１１−１直下部に隣接して選択的
に設けられたn+型領域８−１，８−２とを含ん
でなる第１のMOS容量１３及びこれと実質的に
同一形状の第２のMOS容量１４（ゲート絶縁膜
１０−２、導電膜１１−２、n+型領域８−３，
８−４からなる）が互いに異なる向きに並列接続
されてなる容量素子を有するというものである。
そうして第１、第２のMOS容量はいずれも印加
電圧が０の状態で表面にチヤネルの存在する、い
わばデブレツジヨン型とする。なお８−１と８−
２，８−３と８−４はそれぞれ連結されて閉じた
領域を形成していてもよいし、アルミニウム電極
で接続されていてもよい。又、図示しないが、導
電膜１１−１に接続しているアルミニウム電極１
２−２は、n+型領域８−３に接続しているアル
ミニウム電極１２−３と接続され、同様にn+型
領域８−１に接続しているアルミニウム電極１２
−１は導電膜１１−２に接続しているアルミニウ
ム電極１２−４と接続されている。
板１表面に設けられたゲート絶縁膜１０−１と、
ゲート絶縁膜１０−１上に設けられた多結晶シリ
コンからなる導電膜１１−１と、ｐ型半導体基板
１表面の導電膜１１−１直下部に隣接して選択的
に設けられたn+型領域８−１，８−２とを含ん
でなる第１のMOS容量１３及びこれと実質的に
同一形状の第２のMOS容量１４（ゲート絶縁膜
１０−２、導電膜１１−２、n+型領域８−３，
８−４からなる）が互いに異なる向きに並列接続
されてなる容量素子を有するというものである。
そうして第１、第２のMOS容量はいずれも印加
電圧が０の状態で表面にチヤネルの存在する、い
わばデブレツジヨン型とする。なお８−１と８−
２，８−３と８−４はそれぞれ連結されて閉じた
領域を形成していてもよいし、アルミニウム電極
で接続されていてもよい。又、図示しないが、導
電膜１１−１に接続しているアルミニウム電極１
２−２は、n+型領域８−３に接続しているアル
ミニウム電極１２−３と接続され、同様にn+型
領域８−１に接続しているアルミニウム電極１２
−１は導電膜１１−２に接続しているアルミニウ
ム電極１２−４と接続されている。
この実施例の第１のMOS容量１３を例として
MOS容量の電圧依存性を説明する。
MOS容量の電圧依存性を説明する。
MOS容量は、導電膜１１−１に正極性の電圧
が加わつた場合はｐ型半導体基板１の表面が強く
反転し電子が集まる方向なので単位面積当りの容
量Coxは Cox＝εpxεp／tox 但し、εpxはゲート絶縁膜１０−１の誘電率、
εpは真空の誘電率、toxはゲート絶縁膜厚、で表
わされる。
が加わつた場合はｐ型半導体基板１の表面が強く
反転し電子が集まる方向なので単位面積当りの容
量Coxは Cox＝εpxεp／tox 但し、εpxはゲート絶縁膜１０−１の誘電率、
εpは真空の誘電率、toxはゲート絶縁膜厚、で表
わされる。
しかし負極性の電圧が加わると表面にはホール
が集まり空乏状態になる。このようになるとゲー
ト絶縁膜容量Coxと直列に空乏層容量CDが入る事
になり、導電膜１１−１に印加される電圧Ｖが０
から負になるにつれて容量が減つていく。さらに
負極正の電圧を加えるとついには表面がp+型に
反転してしまう。このようになると空乏層はそれ
ほど顕著な変化をしなくなりほぼ一定値になる。
が集まり空乏状態になる。このようになるとゲー
ト絶縁膜容量Coxと直列に空乏層容量CDが入る事
になり、導電膜１１−１に印加される電圧Ｖが０
から負になるにつれて容量が減つていく。さらに
負極正の電圧を加えるとついには表面がp+型に
反転してしまう。このようになると空乏層はそれ
ほど顕著な変化をしなくなりほぼ一定値になる。
第５図は以上に説明したMOS容量の電圧依存
性を示すＣ−Ｖ特性図である。
性を示すＣ−Ｖ特性図である。
第６図は第１の実施例の容量素子の電圧依存性
を示すＣ−Ｖ特性図である。
を示すＣ−Ｖ特性図である。
第１のMOS容量のＣ−Ｖ特性は第５図に示す
ものと同じであるから一点鎖線で表わした曲線と
なる。次にこれと逆極性の第２のMOS容量のＣ
−Ｖ特性は０点を中心に第１のMOS容量のＣ−
Ｖ曲線を逆にした形つまり二点鎖線で表わした曲
線となる。従つて合計された容量は実線で表わさ
れるように０点を中心に左右対称となる。これに
より０点附近のバイアス電圧による影響は大きく
減る事になる。
ものと同じであるから一点鎖線で表わした曲線と
なる。次にこれと逆極性の第２のMOS容量のＣ
−Ｖ特性は０点を中心に第１のMOS容量のＣ−
Ｖ曲線を逆にした形つまり二点鎖線で表わした曲
線となる。従つて合計された容量は実線で表わさ
れるように０点を中心に左右対称となる。これに
より０点附近のバイアス電圧による影響は大きく
減る事になる。
第７図は第２の実施例の主要部の回路図であ
る。拡散時のパターンのオーバーエツチングによ
つて容量の相対比が影響を受けない様に、単位容
量を複数個使つた場合である。単位容量（１５−
１〜１５−５）を５個並列に接続した第１の
MOS容量と、さらに５個の単位容量を第一の
MOS容量に対して逆極性にして並列に接続した
第２のMOS容量を有している。その第１、第２
のMOS容量を並列接続して１つの容量素子とす
る。単位容量１５−１〜１５−１０は実質的に同
一の形状、材質を有している。
る。拡散時のパターンのオーバーエツチングによ
つて容量の相対比が影響を受けない様に、単位容
量を複数個使つた場合である。単位容量（１５−
１〜１５−５）を５個並列に接続した第１の
MOS容量と、さらに５個の単位容量を第一の
MOS容量に対して逆極性にして並列に接続した
第２のMOS容量を有している。その第１、第２
のMOS容量を並列接続して１つの容量素子とす
る。単位容量１５−１〜１５−１０は実質的に同
一の形状、材質を有している。
この容量の構成により、第６図と同様に０点附
近のバイアス電圧による影響が大きく減ることは
第１の実施例と同様である。
近のバイアス電圧による影響が大きく減ることは
第１の実施例と同様である。
なお、単位容量の数は、10個に限らず、製造プ
ロセスや容量素子の精度を考慮して適宜選べはよ
い。
ロセスや容量素子の精度を考慮して適宜選べはよ
い。
以上説明したように本発明は第１、第２の
MOS容量を逆並列に接続して容量素子を構成す
る事により、従来に較べ大幅に容量値の電圧依存
性を軽減できるので、高精度の回路に使用でき、
容量素子を有する半導体集積回路のコスト低減又
は集積度の改善ができる効果がある。
MOS容量を逆並列に接続して容量素子を構成す
る事により、従来に較べ大幅に容量値の電圧依存
性を軽減できるので、高精度の回路に使用でき、
容量素子を有する半導体集積回路のコスト低減又
は集積度の改善ができる効果がある。
第１図及び第２図はそれぞれ本発明の第１の実
施例の主要部を示す半導体チツプの断面図及び回
路図、第３図及び第４図はそれぞれ第１、第２の
従来例の主要部を示す半導体チツプの断面図、第
５図はMOS容量のＣ−Ｖ特性図、第６図は第１
の実施例の容量素子のＣ−Ｖ特性図、第７図は本
発明の第２の実施例の主要部の回路図である。 １……ｐ型半導体基板、２……層間絶縁膜、
３，４……多結晶シリコン電極、５−１，５−２
……アルミニウム電極、６……多結晶シリコン電
極、７……アルミニウム電極、８−１〜８−４…
…n+型領域、９……フイールド絶縁膜、１０−
１，１０−２……ゲート絶縁膜、１１−１，１１
−２……導電膜、１２−１〜１２−４……アルミ
ニウム電極、１３……第１のMOS容量、１４…
…第２のMOS容量、１５−１〜１５−１０……
単位容量。
施例の主要部を示す半導体チツプの断面図及び回
路図、第３図及び第４図はそれぞれ第１、第２の
従来例の主要部を示す半導体チツプの断面図、第
５図はMOS容量のＣ−Ｖ特性図、第６図は第１
の実施例の容量素子のＣ−Ｖ特性図、第７図は本
発明の第２の実施例の主要部の回路図である。 １……ｐ型半導体基板、２……層間絶縁膜、
３，４……多結晶シリコン電極、５−１，５−２
……アルミニウム電極、６……多結晶シリコン電
極、７……アルミニウム電極、８−１〜８−４…
…n+型領域、９……フイールド絶縁膜、１０−
１，１０−２……ゲート絶縁膜、１１−１，１１
−２……導電膜、１２−１〜１２−４……アルミ
ニウム電極、１３……第１のMOS容量、１４…
…第２のMOS容量、１５−１〜１５−１０……
単位容量。
Claims (1)
- １ 第１導電型半導体基板表面に設けられたゲー
ト絶縁膜と、前記ゲート絶縁膜上に設けられた導
電膜と、前記第１導電型半導体基板表面の前記導
電膜直下部に隣接して選択的に設けられた第２導
電型領域とを含んでなり、実質的に同一形状の第
１のMOS容量及び第２のMOS容量が互いに異な
る向きに並列接続されてなる容量素子を有するこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145630A JPS63308366A (ja) | 1987-06-10 | 1987-06-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145630A JPS63308366A (ja) | 1987-06-10 | 1987-06-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63308366A JPS63308366A (ja) | 1988-12-15 |
| JPH0577340B2 true JPH0577340B2 (ja) | 1993-10-26 |
Family
ID=15389448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145630A Granted JPS63308366A (ja) | 1987-06-10 | 1987-06-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63308366A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2679450B2 (ja) * | 1991-06-20 | 1997-11-19 | 富士通株式会社 | 半導体装置 |
| US5631492A (en) * | 1994-01-21 | 1997-05-20 | Motorola | Standard cell having a capacitor and a power supply capacitor for reducing noise and method of formation |
| JPWO2007004258A1 (ja) | 2005-06-30 | 2009-01-22 | スパンション エルエルシー | 半導体装置、およびその製造方法 |
| KR100792705B1 (ko) * | 2006-07-21 | 2008-01-11 | 인티그런트 테크놀로지즈(주) | 병렬 바랙터를 이용한 커패시터 |
| JP2009194891A (ja) * | 2008-01-15 | 2009-08-27 | Toshiba Corp | 高周波スイッチ回路 |
| US9570222B2 (en) * | 2013-05-28 | 2017-02-14 | Tdk Corporation | Vector inductor having multiple mutually coupled metalization layers providing high quality factor |
| US9086709B2 (en) | 2013-05-28 | 2015-07-21 | Newlans, Inc. | Apparatus and methods for variable capacitor arrays |
| US9735752B2 (en) | 2014-12-03 | 2017-08-15 | Tdk Corporation | Apparatus and methods for tunable filters |
| US9461610B2 (en) | 2014-12-03 | 2016-10-04 | Tdk Corporation | Apparatus and methods for high voltage variable capacitors |
| US9671812B2 (en) | 2014-12-17 | 2017-06-06 | Tdk Corporation | Apparatus and methods for temperature compensation of variable capacitors |
| US9362882B1 (en) | 2015-01-23 | 2016-06-07 | Tdk Corporation | Apparatus and methods for segmented variable capacitor arrays |
| US10382002B2 (en) | 2015-03-27 | 2019-08-13 | Tdk Corporation | Apparatus and methods for tunable phase networks |
| US9680426B2 (en) | 2015-03-27 | 2017-06-13 | Tdk Corporation | Power amplifiers with tunable notches |
| US10073482B2 (en) | 2015-03-30 | 2018-09-11 | Tdk Corporation | Apparatus and methods for MOS capacitor structures for variable capacitor arrays |
| US10042376B2 (en) | 2015-03-30 | 2018-08-07 | Tdk Corporation | MOS capacitors for variable capacitor arrays and methods of forming the same |
| US9595942B2 (en) | 2015-03-30 | 2017-03-14 | Tdk Corporation | MOS capacitors with interleaved fingers and methods of forming the same |
| US9973155B2 (en) | 2015-07-09 | 2018-05-15 | Tdk Corporation | Apparatus and methods for tunable power amplifiers |
-
1987
- 1987-06-10 JP JP62145630A patent/JPS63308366A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63308366A (ja) | 1988-12-15 |
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