JPWO2007004258A1 - 半導体装置、およびその製造方法 - Google Patents

Abstract

Ｐ型基板４の表面から不純物が添加されてＭＯＳトランジスタが構成される半導体装置は、ゲート層５の直下領域が前記不純物の添加されないＰ型基板４であり、ゲート層５に外接するＰ型基板４の表面領域にＮ型拡散層を有する第１および第２ＭＯＳデバイス１Ａ，１Ｂを備えている。第１ＭＯＳデバイス１Ａのゲート層と、第２ＭＯＳデバイス１ＢのＮ型拡散層とが接続され、第１ＭＯＳデバイス１ＡのＮ型拡散層と、第２ＭＯＳデバイス１Ｂのゲート層とが接続されて、第１容量素子が構成されている。選択図：図２

Description

本発明は、容量素子を備える半導体装置、およびその製造方法に関するものであり、特に、ＭＯＳトランジスタを含んで構成される半導体装置において、容量値の端子電圧依存性が改善された容量素子を備える半導体装置、およびその製造方法に関するものである。

特許文献１に開示されているＭＯＳキャパシタは、ソース端子とドレイン端子を共通にした第１のＭＯＳトランジスタと、同じくソース端子とドレイン端子を共通にした第２のＭＯＳトランジスタとを備え、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタをｐチャネル型またはｎチャネル型に統一すると共に、各々のゲート端子とソース・ドレイン端子とを、たすき掛けに接続した構成を有している。

特許文献１には、第１および第２のＭＯＳトランジスタＴ１、Ｔ２として、デプリーションモードＭＯＳトランジスタを使用した場合が例示されている。それぞれのＭＯＳトランジスタＴ１、Ｔ２の容量曲線は、互いに補間し合うような反対の形状となり、両者を加算してほぼフラットな容量変化曲線が得られるとしている。

また、第１および第２のＭＯＳトランジスタとして、エンハンスメントモードＭＯＳトランジスタを使用する場合も同様な特性が得られるとしている。

特開平５−８２７４１号公報

しかしながら、第１および第２のＭＯＳトランジスタとして、デプリーションモードＭＯＳトランジスタを使用する場合、ＭＯＳトランジスタのチャネル領域には、デプリーションモードの特性を相するために、不純物の拡散または/および打ち込みを行なわなければならない。回路構成上デプリーションモードＭＯＳトランジスタを使用しない半導体装置にあっては、ＭＯＳキャパシタを構成する際に必要となるデプリーションモードＭＯＳトランジスタを形成するために、新たに不純物の拡散または/および打ち込みの工程を追加しなければならない。半導体装置の製造工程の複雑化を招来してしまい問題である。

また、第１および第２のＭＯＳトランジスタとして、エンハンスメントモードＭＯＳトランジスタを使用する場合、不純物の打ち込み等の製造工程追加はないものの、ＭＯＳトランジスタの閾値電圧未満の電圧が端子電圧として印加される電圧領域においては、チャネル領域に反転層が形成されておらず、反転層が形成されている状態での容量値に比して容量値が小さくなる。容量値の減少領域は、互いに反対に接続されている２つのＭＯＳトランジスタにおいて同時に生ずる。このため、端子電圧が閾値電圧未満の電圧領域において、容量特性にくぼみが生じてしまい、フラットな容量変化曲線が得られないおそれがあり問題である。

本発明は前記背景技術の問題点に鑑みなされたものであり、ＭＯＳトランジスタを含んで構成される半導体装置において、容量値の端子間電圧依存性が改善された容量素子を、製造工程を追加することなく構成することが可能な半導体装置、およびその製造方法を提供することを目的とする。

前記目的を達成するためになされた本発明の半導体装置は、基台として備えられるＰ型基板の表面から不純物が添加されてＭＯＳトランジスタが構成される半導体装置であって、ゲート層直下領域が不純物の添加されないＰ型基板であって、ゲート層に外接するＰ型基板の表面領域にＮ型拡散層を有する、第１および第２ＭＯＳデバイスを備え、第１および第２ＭＯＳデバイスは、第１ＭＯＳデバイスのゲート層と、第２ＭＯＳデバイスのＮ型拡散層とが接続されると共に、第１ＭＯＳデバイスのＮ型拡散層と、第２ＭＯＳデバイスのゲート層とが接続されて、第１容量素子を構成することを特徴とする。

本発明の半導体装置では、基台として備えられるＰ型基板の表面から不純物が添加されてＭＯＳトランジスタが構成されると共に、ゲート層直下領域が不純物の添加されないＰ型基板であって、ゲート層に外接するＰ型基板の表面領域にＮ型拡散層を有する、第１および第２ＭＯＳデバイスが備えられる。第１ＭＯＳデバイスのゲート層と、第２ＭＯＳデバイスのＮ型拡散層とが接続され、第１ＭＯＳデバイスのＮ型拡散層と、第２ＭＯＳデバイスのゲート層とが接続されて、第１容量素子が構成される。

第１および第２ＭＯＳデバイスは、半導体装置を構成する際の基台であるＰ型基板をゲート層の直下領域としてＭＯＳデバイスが構成される。Ｐ型基板である第１および第２ＭＯＳデバイスのゲート層直下領域には、少数キャリアが誘起する反転層を生成する際にゲート層に印加する電圧、いわゆる閾値電圧を制御する不純物が添加されていない。

半導体装置はＰ型ウェハの表面に形成される。Ｐ型ウェハをＰ型基板として、その表面に不純物を追加して添加することにより、ＮＭＯＳ／ＰＭＯＳトランジスタを構成することが一般的である。このため、Ｐ型ウェルの不純物濃度は薄くしておき、ＮＭＯＳトランジスタを形成する際には、そのチャネル領域へのＰ型不純物の追加の添加を行ない、その濃度をあげてＰ型のチャネル領域を形成する。また、ＰＭＯＳトランジスタを形成する際には、そのチャネル領域へのＮ型不純物の追加の添加を行ない、その濃度をあげてＮ型のチャネル領域を形成する。

これに対して、Ｐ型基板をチャネル領域としてＭＯＳ構造を形成する第１および第２ＭＯＳデバイスは、反転層として誘起される少数キャリアが電子でありＮ型の特性を示す。加えて、ゲート層直下領域のＰ型不純物濃度が薄いため、反転層を形成するための閾値電圧は０Ｖに近く、デプレッションタイプまたはデプレッションタイプに近いＮ型ＭＯＳ特性を奏することとなる。専用の不純物添加をすることなくデプレッション特性を有するＭＯＳデバイスを構成することができる。

これにより、第１および第２ＭＯＳデバイスにおける容量特性は、Ｎ型拡散層に対するゲート層の電圧が、閾値電圧である０Ｖ付近から正のバイアス電圧状態において、Ｐ型基板であるゲート層直下領域に反転層が形成されることにより、略一定の容量値を有する特性となる。

第１および第２ＭＯＳデバイスの各々についてゲート層とＮ型拡散層とをペアとして接続することにより並列接続される第１容量素子では、０Ｖ付近のバイアス電圧において容量値の落ち込みの少ない特性とすることができる

ここで、第１および第２ＭＯＳデバイスは、第１容量素子を構成するデバイスであって、ゲート層とＮ型拡散層とを端子とする容量素子として機能するデバイスである。したがって、第１および第２ＭＯＳデバイスは、各々のデバイスごとに一対のＮ型拡散層を備えるＭＯＳトランジスタ構造であることが考えられるが、必ずしもＭＯＳトランジスタの構造を備える必要はない。Ｎ型拡散層は、ゲート層の周縁の一部に外接する場合、ゲート層を囲むように外接する場合等、多様な形状が考えられる。また、外接するＮ型拡散層の数についても制限はなく、デバイスごとに全てのＮ型拡散層が電気的に接続されていればよい。

また、本発明の半導体装置の製造方法は、基台として備えられるＰ型基板の表面にＭＯＳトランジスタを備える半導体装置の製造方法であって、Ｐ型基板の表面から選択的に不純物の打ち込みを行なうステップと、不純物の打ち込みが行なわれたチャネル領域上、および不純物の打ち込みが行なわれないＰ型基板上に、ゲート酸化膜を介してゲート層を形成するステップと、チャネル領域上に形成されたゲート層をマスクとしてＰ型または／およびＮ型拡散層を形成するＰ型または／およびＮ型不純物の打ち込みを行なうと共に、Ｐ型基板上に形成されたゲート層をマスクとしてＮ型拡散層を形成するＮ型不純物の打ち込みを行なうステップとを有することを特徴とする。

本発明の半導体装置の製造方法では、基台として備えられるＰ型基板の表面から選択的に不純物の打ち込みを行なった後、不純物の打ち込みが行なわれたチャネル領域上、および不純物の打ち込みが行なわれないＰ型基板上の各々に、ゲート酸化膜を介してゲート層を形成し、チャネル領域上に形成されたゲート層をマスクとしてＮ型拡散層を形成するＮ型不純物の打ち込みを行なうと共に、Ｐ型基板上に形成されたゲート層をマスクとしてＮ型拡散層を形成するＮ型不純物の打ち込みを行なう。

これにより、Ｐ型基板上に半導体装置を製造する際、Ｐ型基板の表面から選択的に不純物の打ち込みを行なった上で、ゲート酸化膜を介してゲート層を形成することにより、チャネル領域の不純物濃度が調整されて好適な閾値電圧で反転層が誘起されるＭＯＳトランジスタが形成されると共に、不純物を添加しないＰ型基板上にもゲート酸化膜を介してゲート層を形成することにより、ＭＯＳ型デバイスが形成される。このＭＯＳ型デバイスは、ゲート層直下領域がＰ型基板であり、不純物濃度が薄く構成されているので、０Ｖ付近の閾値電圧で反転層が誘起される特性を備える。不純物打ち込み等の製造工程の追加を伴うことなく、デプレッションタイプ、またはデプレッションタイプに近い特性を有するＭＯＳデバイスを形成することができる。

本発明によれば、専用の不純物添加を伴うことなく、また不純物打ち込みの製造工程の追加を伴うことなく、０Ｖ付近のバイアス電圧でゲート層直下領域に反転層が形成されるＭＯＳデバイスを形成することができ、０Ｖのバイアス電圧を挟んで容量値の落ち込みの少ない特性を有する容量素子を形成することが可能な半導体装置、および半導体装置の製造方法を提供することができる。

本発明にかかる半導体装置の構造を示す断面図である。 ＭＯＳデバイスの記号を示す部分回路図である。 ＮＭＯＳトランジスタの記号を示す部分回路図である。 ＰＭＯＳトランジスタの記号を示す部分回路図である。 第１実施形態にかかる容量素子の回路図である。 図２の容量素子における容量特性を示すグラフである。 第１比較例および第２実施形態にかかる容量素子の回路図である。 図４の容量素子における容量特性を示すグラフである。 第２比較例および第３実施形態にかかる容量素子の回路図である。 図６の容量素子における容量特性を示すグラフである。 第２実施形態および第３実施形態にかかる複合容量素子の回路図である。 容量素子の使用例であるプログラム電源の回路図である。 図９の出力特性を示す波形図である。 本発明にかかる半導体装置の製造方法のうちゲート層形成前までの工程を示す断面図である。 本発明にかかる半導体装置の製造方法のうちゲート層形成以降の工程を示す断面図である。

符号の説明

１ ＭＯＳデバイス
１Ａ，１Ｂ 第１および第２ＭＯＳデバイス
２ ＮＭＯＳトランジスタ
３ ＰＭＯＳトランジスタ
３Ａ 第１ＰＭＯＳトランジスタ
３Ｂ 第２ＰＭＯＳトランジスタ
３Ｃ 第３ＰＭＯＳトランジスタ
３Ｄ 第４ＰＭＯＳトランジスタ
４ Ｐ型基板
５ ゲート層
１１ 第１容量素子
３１ 第２容量素子
３２ 第３容量素子
４１ 複合容量素子
４２ 複合容量素子
６１ ゲート酸化膜
７１ Ｐ型ウェル層
７２ Ｎ型ウェル層
７３ 第２Ｐ型ウェル層
７４ 第２Ｎ型ウェル層
７５ 第１Ｐ型ウェル層
７６ 第１Ｎ型ウェル層
７７ Ｎ型拡散層
７８ Ｐ型拡散層

以下、本発明の半導体装置、およびその製造方法について具体化した第１および第２実施形態を図１Ａ乃至図１２に基づき図面を参照しつつ詳細に説明する。

図１Ａは、第１および第２実施形態にかかる半導体装置のデバイス構造を示す断面図である。この半導体装置は、Ｐ型基板４を基台とし、ＭＯＳデバイス１と、ＮＭＯＳトランジスタ２と、ＰＭＯＳトランジスタ３とを備える。また、それぞれの素子は、ＳｉＯ_２からなるＳＴＩ層６２を挟み、電気的に素子分離されている。
また、図１Ｂ乃至図１Ｄは、本明細書の回路図で使用されるＭＯＳデバイス１、ＮＭＯＳトランジスタ２およびＰＭＯＳトランジスタ３の記号をそれぞれ示している。

ＭＯＳデバイス１（記号は図１Ｂ参照）は、Ｐ型基板４をバックゲートとし、Ｐ型基板４上にゲート酸化膜６１を介してポリシリコンで形成されるゲート層５をゲートとし、Ｐ型基板４の表面領域に形成され、ゲート層５を挟んで外接する一対のＮ型拡散層７７を各々ソースおよびドレインとするＮ型ＭＯＳ構造をなす。

ＮＭＯＳトランジスタ２（記号は図１Ｃ参照）は、Ｐ型ウェル層７１をバックゲートとし、Ｐ型ウェル層７１の上部に、ゲート酸化膜６１を介して形成されたゲート層５をゲートとし、Ｐ型ウェル層７１の表面領域に形成され、ゲート層５を挟んで外接する一対のＮ型拡散層７７を各々ソース及びドレインとするＮ型ＭＯＳ構造をなす。

さらに、Ｐ型ウェル層７１は、ＮＭＯＳトランジスタ２のゲート層５の直下に位置する第１Ｐ型ウェル層７５と、ＳＴＩ層６２の下方に位置する第２Ｐ型ウェル層７３とを含む。このうち第１Ｐ型ウェル層７５は、ＮＭＯＳトランジスタ２の少数キャリアが誘起する反転層を生成する際にゲート層に印加する電圧、いわゆる閾値電圧を制御する不純物が添加された領域である。また、第２Ｐ型ウェル層７３は、ＮＭＯＳトランジスタ２を他のデバイスから分離するため、高濃度の不純物が添加された領域、いわゆるチャネルストップ領域である。

ＰＭＯＳトランジスタ３（記号は図１Ｄ参照）は、Ｎ型ウェル層７２をバックゲートとし、Ｎ型ウェル層７２の上部に、ゲート酸化膜６１を介して形成されたゲート層５をゲートとし、Ｎ型ウェル層７２の表面領域に形成され、ゲート層５を挟んで外接する一対のＰ型拡散層７８を各々ソース及びドレインとするＰ型ＭＯＳ構造をなす。

さらに、Ｎ型ウェル層７２は、ＰＭＯＳトランジスタ３のゲート層５の直下に位置する第１Ｎ型ウェル層７６と、ＳＴＩ層６２の下方に位置する第２Ｎ型ウェル層７４とを含む。このうち第１Ｎ型ウェル層７６は、ＰＭＯＳトランジスタ３の閾値電圧を制御する不純物が添加された領域である。一方、第２Ｎ型ウェル層７４は、ＰＭＯＳトランジスタ３を他のデバイスから分離するための不純物が添加されたチャネルストップ領域である。

ＭＯＳデバイス１では、Ｐ型基板４であるＭＯＳデバイス１のゲート層直下領域には、少数キャリアが誘起する反転層を生成する際にゲートに印加される電圧、いわゆる閾値電圧を制御する不純物が添加されていない。このため、ＮＭＯＳトランジスタ２に比して、ゲート層直下領域のＰ型不純物濃度が低濃度である。従って、ＭＯＳデバイス１は、ＮＭＯＳトランジスタ２よりも、反転層を形成するための閾値電圧が低電圧側にシフトし、デプレッションタイプまたはデプレッションタイプに近いＮ型ＭＯＳ特性を奏することとなる。

なお、本発明の半導体装置では、ＭＯＳデバイス１は、他の素子から十分な距離を保つ位置に配置され、ＭＯＳデバイス１上を通る配線の電圧レベルは、ＳＴＩ層６２下のキャリア分布に影響を与えないように管理されている。このため、ＭＯＳデバイス１は、チャネルストップ領域を備えなくても、素子分離が適切になされる。

（第１実施形態）
次いで、第１実施形態にかかる第１容量素子１１について、図２および図３を参照して説明する。
図２は、第１容量素子１１の接続を示す回路図である。第１容量素子１１は、第１端子Ｖ１および第２端子Ｖ２を有し、第１ＭＯＳデバイス１Ａおよび第２ＭＯＳデバイス１Ｂにより構成されている。第１ＭＯＳデバイス１Ａおよび第２ＭＯＳデバイス１Ｂは、互いに略同一のトランジスタサイズを有している。

第１容量素子１１では、第１ＭＯＳデバイス１Ａのゲートと、第２ＭＯＳデバイス１Ｂのソースおよびドレインとが第２端子Ｖ２に接続され、第１ＭＯＳデバイス１Ａのソースおよびドレインと、第２ＭＯＳデバイス１Ｂのゲートとが第１端子Ｖ１に接続されている。また、第１ＭＯＳデバイス１Ａおよび第２ＭＯＳデバイス１Ｂのゲート層直下領域は、接地電位に接続されている。

第１容量素子１１では、第１ＭＯＳデバイス１Ａおよび第２ＭＯＳデバイス１Ｂにおいて、ゲートと、ゲート酸化膜直下に形成される反転層との間に、ゲート酸化膜を介して構成される容量が利用される。各々の容量値を容量Ｃ１ＡおよびＣ１Ｂとすると、第１ＭＯＳデバイス１Ａおよび第２ＭＯＳデバイス１Ｂについて、ゲートに印加されるバイアス電圧ＶＢが変化すると、ゲート酸化膜直下の領域、すなわち、ゲート層直下領域のキャリア分布が変化するため、各々の容量Ｃ１Ａおよび容量Ｃ１Ｂも変化することになる。以下に、第１ＭＯＳデバイス１Ａ、第２ＭＯＳデバイス１Ｂおよび第１容量素子１１の容量値の特性について説明する。

図３は、バイアス電圧ＶＢに対する容量Ｃ１Ａ，Ｃ１ＢおよびＣ１１の特性を説明するためのグラフである。なお、バイアス電圧ＶＢは、第２端子Ｖ２および第１端子Ｖ１に印加される電圧である。

図３（Ａ）は、第１ＭＯＳデバイス１Ａにおける容量Ｃ１Ａのバイアス電圧ＶＢに対する特性を示す。前述のように、第１ＭＯＳデバイス１Ａは、デプレッションタイプに近いＮ型ＭＯＳ特性を有しているため、閾値電圧Ｖｔｈ１Ａは、０Ｖよりも低電圧側となる。第１ＭＯＳデバイス１Ａにおいて、反転層が形成され始める電圧を閾値電圧Ｖｔｈ１Ａとすると、バイアス電圧ＶＢが閾値電圧Ｖｔｈ１Ａを下回る領域では、ゲート酸化膜直下には反転層が形成されないため、容量Ｃ１Ａは最小値となる。また、バイアス電圧ＶＢが閾値電圧Ｖｔｈ１Ａを超えると、バイアス電圧ＶＢの上昇に応じて、反転層の領域が増加するため、容量Ｃ１Ａも上昇する。そして、反転層が完全に形成される電圧を飽和電圧Ｖｓａｔ１Ａとするとき、バイアス電圧ＶＢがこの飽和電圧Ｖｓａｔ１Ａを上回る領域では、容量Ｃ１Ａは略一定の最大容量値となる。

図３（Ｂ）は、第２ＭＯＳデバイス１Ｂにおける容量Ｃ１Ｂのバイアス電圧ＶＢに対する特性を示す。なお、第２ＭＯＳデバイス１Ｂは、第１ＭＯＳデバイス１Ａに対して、極性を反転したバイアス電圧ＶＢが印加されている点のみ異なる。従って、バイアス電圧ＶＢに対する特性のグラフはバイアス電圧ＶＢ＝０Ｖの点を中心として左右に反転する形状を有する。すなわち、バイアス電圧ＶＢが飽和電圧Ｖｓａｔ１Ｂを下回る領域では、容量Ｃ１Ｂは略一定の最大容量値であり、バイアス電圧ＶＢが飽和電圧Ｖｓａｔ１Ｂから閾値電圧Ｖｔｈ１Ｂの範囲の領域では、バイアス電圧ＶＢの上昇に応じて、容量Ｃ１Ｂは減少する。そして、バイアス電圧ＶＢが、閾値電圧Ｖｔｈ１Ｂを上回る領域では、容量Ｃ１Ｂは最小値になる。

図３（Ｃ）は、第１容量素子１１における容量Ｃ１１のバイアス電圧ＶＢに対する特性を示す。図２より、容量Ｃ１１の容量値は、容量Ｃ１Ａおよび容量Ｃ１Ｂの合計値となる。また、第１ＭＯＳデバイス１Ａおよび第２ＭＯＳデバイス１Ｂは略同一のトランジスタサイズであるため、容量Ｃ１Ａおよび容量Ｃ１Ｂの最大値および最小値は略同一の値となり、バイアス電圧ＶＢに対する特性のグラフは、バイアス電圧ＶＢ＝０Ｖの点を中心に左右対称の形状を有する。すなわち、バイアス電圧ＶＢが閾値電圧Ｖｔｈ１Ａを下回る領域およびバイアス電圧ＶＢが閾値電圧Ｖｔｈ１Ｂを上回る領域では、容量Ｃ１１は略一定の容量値になる。一方、バイアス電圧ＶＢが閾値電圧Ｖｔｈ１Ａから閾値電圧Ｖｔｈ１Ｂの範囲の領域では、バイアス電圧ＶＢ＝０Ｖの点を中心に上に膨らむ形状を有する。

（比較例１）
次いで、第１容量素子１１に対する容量特性の比較を行うための比較例１にかかる第２容量素子３１について、図４および図５を参照して説明する。
図４は、第２容量素子３１の接続を示す回路図である。第２容量素子３１は、第１端子Ｖ１および第２端子Ｖ２を有し、第１ＰＭＯＳトランジスタ３Ａおよび第２ＰＭＯＳトランジスタ３Ｂにより構成されている。第１ＰＭＯＳトランジスタ３Ａおよび第２ＰＭＯＳトランジスタ３Ｂはエンハンスメントタイプの特性を有し、互いに略同一のトランジスタサイズを有する。

第２容量素子３１では、第１ＰＭＯＳトランジスタ３Ａのゲートと、第２ＰＭＯＳトランジスタ３Ｂのソースおよびドレインとが第２端子Ｖ２に接続され、第１ＰＭＯＳトランジスタ３Ａのソースおよびドレインと、第２ＰＭＯＳトランジスタ３Ｂのゲートとが第１端子Ｖ１に接続されている。また、図示しないが第１ＰＭＯＳトランジスタ３Ａおよび第２ＰＭＯＳトランジスタ３Ｂのバックゲートは、接地電位に接続されている。

第２容量素子３１でも、第１容量素子１１と同様に、第１ＰＭＯＳトランジスタ３Ａおよび第２ＰＭＯＳトランジスタ３Ｂにおいて、ゲートと、ゲート酸化膜直下に形成される反転層との間に、ゲート酸化膜を介して構成される容量が利用される。各々の容量値を容量Ｃ３Ａ，Ｃ３Ｂとすると、第１ＰＭＯＳトランジスタ３Ａおよび第２ＰＭＯＳトランジスタ３Ｂについて、ゲートに印加されるバイアス電圧ＶＢが変化すると、ゲート層直下領域に形成されるキャリア分布が変化するため、各々の容量Ｃ３ＡおよびＣ３Ｂも、バイアス電圧ＶＢに応じて変化することとなる。

図５は、容量Ｃ３Ａ、Ｃ３ＢおよびＣ３１のバイアス電圧ＶＢに対する特性を説明するための特性図である。なお、バイアス電圧ＶＢは、第２端子Ｖ２および第１端子Ｖ１に印加される電圧である。

図５（Ａ）は、第１ＰＭＯＳトランジスタ３Ａにおける容量Ｃ３Ａのバイアス電圧ＶＢに対する特性を示す。エンハンスメントタイプのＰ型ＭＯＳ特性を有する第１ＰＭＯＳトランジスタ３Ａにおいて、バイアス電圧ＶＢが飽和電圧Ｖｓａｔ３Ａを下回る領域では、ゲート酸化膜直下に反転層が形成されるため、容量Ｃ３１は、略一定の最大容量値となる。また、バイアス電圧ＶＢが飽和電圧Ｖｓａｔ３Ａから閾値電圧Ｖｔｈ３Ａの範囲の領域では、バイアス電圧ＶＢの上昇に応じて、反転層の領域が減少するため、容量Ｃ３Ａも減少する。そして、バイアス電圧ＶＢが閾値電圧Ｖｔｈ３Ａを上回る領域では、反転層の領域が消滅するため、容量Ｃ３Ａは最小容量値となる。なお、飽和電圧Ｖｓａｔ３Ａとは、第１ＰＭＯＳトランジスタ３Ａにおいて反転層が完全に形成される電圧を指す。

図５（Ｂ）は、第２ＰＭＯＳトランジスタ３Ｂにおける容量Ｃ３Ｂのバイアス電圧ＶＢに対する特性を示す。なお、第２ＰＭＯＳトランジスタ３Ｂは、第１ＰＭＯＳトランジスタ３Ａに対して、極性を反転したバイアス電圧ＶＢが印加されている点のみ異なる。従って、バイアス電圧ＶＢに対する特性のグラフはバイアス電圧ＶＢ＝０Ｖの点を中心として左右に反転する図５（Ｂ）に示す形状を有する。

図５（Ｃ）は、第２容量素子３１における容量Ｃ３１のバイアス電圧ＶＢに対する特性を示す。図４より、容量Ｃ３１の容量値は、容量Ｃ３Ａおよび容量Ｃ３Ｂの合計値となる。また、第１ＰＭＯＳトランジスタ３Ａおよび第２ＰＭＯＳトランジスタ３Ｂは略同一のトランジスタサイズであるため、容量Ｃ３Ａおよび容量Ｃ３Ｂの最大値および最小値は略同一の値となり、バイアス電圧ＶＢに対する特性のグラフは、バイアス電圧ＶＢ＝０Ｖの点を中心に左右対称の形状を有する。すなわち、バイアス電圧ＶＢが閾値電圧Ｖｔｈ３Ａを下回る領域およびバイアス電圧ＶＢが閾値電圧Ｖｔｈ３Ｂを上回る領域では、容量Ｃ１１は略一定の容量値になる。一方、バイアス電圧ＶＢが閾値電圧Ｖｔｈ３Ａから閾値電圧Ｖｔｈ３Ｂの範囲の領域では、バイアス電圧ＶＢ＝０Ｖの点で、容量Ｃ３Ａおよび容量Ｃ３Ｂが共に、最大容量値の５０％以下であるため、容量Ｃ３１の特性は、バイアス電圧ＶＢ＝０Ｖの点を中心に下に窪む形状を有する。

（比較例２）
次いで、第１容量素子１１に対する容量特性の比較を行うための比較例１にかかる第３容量素子３２について、図６および図７を参照して説明する。
図６は、第３容量素子３２の接続を示す回路図である。第３容量素子３２は、第１端子Ｖ１および第２端子Ｖ２を有し、第３ＰＭＯＳトランジスタ３Ｃおよび第４ＰＭＯＳトランジスタ３Ｄにより構成されている。第３ＰＭＯＳトランジスタ３Ｃおよび第４ＰＭＯＳトランジスタ３Ｄはエンハンスメントタイプの特性を有し、互いに略同一のトランジスタサイズを有する。

第３容量素子３２では、第３ＰＭＯＳトランジスタ３Ｃのゲートと、第４ＰＭＯＳトランジスタ３Ｄのソース、ドレインおよび図示しないバックゲートとが第２端子Ｖ２に接続され、第３ＰＭＯＳトランジスタ３Ｃのソース、ドレインおよび図示しないバックゲートと、第４ＰＭＯＳトランジスタ３Ｄのゲートとが第１端子Ｖ１に接続されている。

第３容量素子３２では、第３ＰＭＯＳトランジスタ３Ｃおよび第４ＰＭＯＳトランジスタ３Ｄにおいて、ゲートと、ゲート酸化膜直下に形成される反転層との間に、ゲート酸化膜を介して構成される容量Ｃ３ＣＡ，Ｃ３ＤＡ、および、ゲートと、ゲート酸化膜直下のバックゲートとの間に、ゲート酸化膜を介して構成される容量Ｃ３ＣＢ，Ｃ３ＤＢが利用される。第３ＰＭＯＳトランジスタ３Ｃの容量Ｃ３Ｃの容量値は、容量Ｃ３ＣＡおよび容量Ｃ３ＣＢの合計値、第４ＰＭＯＳトランジスタ３Ｄの容量Ｃ３Ｄの容量値は、容量Ｃ３ＤＡおよび容量Ｃ３ＤＢの合計値となる。第３ＰＭＯＳトランジスタ３Ｃおよび第４ＰＭＯＳトランジスタ３Ｄについて、ゲートに印加されるバイアス電圧ＶＢが変化すると、ゲート層直下領域のキャリア分布が変化するため、各々の容量Ｃ３ＣおよびＣ３Ｄの容量値も、バイアス電圧ＶＢに応じて変化することとなる。

図７は、容量Ｃ３Ｃ、Ｃ３Ｄの容量値およびＣ３１のバイアス電圧ＶＢに対する特性を説明するための特性図である。なお、バイアス電圧ＶＢは、第２端子Ｖ２および第１端子Ｖ１に印加される電圧である。

図７（Ａ）は、第３ＰＭＯＳトランジスタ３Ｃにおける容量Ｃ３Ｃのバイアス電圧ＶＢに対する特性を示す。エンハンスメントタイプのＰ型ＭＯＳ特性を有する第３ＰＭＯＳトランジスタ３Ｃにおいて、バイアス電圧ＶＢが飽和電圧Ｖｓａｔ３Ｃを下回る領域では、ゲート酸化膜直下に反転層が形成されるため、ゲートとゲート酸化膜直下の反転層との間で構成される容量Ｃ３ＣＡは略一定の最大容量値となる。また、バイアス電圧ＶＢが飽和電圧Ｖｓａｔ３Ｃから閾値電圧Ｖｔｈ３Ｃまでの範囲の領域では、バイアス電圧ＶＢの上昇に応じて、反転層の領域が減少するため、容量Ｃ３ＣＡは減少する。そして、バイアス電圧ＶＢが閾値電圧Ｖｔｈ３Ｃの近傍の領域では、ゲート酸化膜直下に空乏層が形成されるため、容量Ｃ３ＣＡは最小容量値となる。ところが、閾値電圧Ｖｔｈ３Ｃからバックゲート飽和電圧Ｖｓａｔｂ３Ｃまでの領域では、バイアス電圧ＶＢの上昇に応じて、ゲート酸化膜直下のＮ型拡散層の領域が増加する。このため、ゲートとゲート酸化膜直下の蓄積層との間に構成される容量Ｃ３ＣＢの容量値が増加することとなる。そして、バイアス電圧ＶＢがバックゲート飽和電圧Ｖｓａｔｂ３Ｃを上回る領域では、空乏層が消滅し、ゲートとゲート酸化膜直下の蓄積層の間で構成される容量により、容量Ｃ３ＣＢは略一定の最大容量値となる。
従って、容量Ｃ３ＣＡおよび容量Ｃ３ＣＢの容量値の合計値である容量Ｃ３Ｃの容量値は、図７（Ａ）に示すような特性となる。
なお、飽和電圧Ｖｓａｔ３Ｃは、第３ＰＭＯＳトランジスタ３Ｃにおいて反転層が完全に形成される電圧を指し、バックゲート飽和電圧Ｖｓａｔｂ３Ｃは、Ｎ型拡散層が完全に形成される電圧を指す。

図７（Ｂ）は、第４ＰＭＯＳトランジスタ３Ｄにおける容量Ｃ３Ｄのバイアス電圧ＶＢに対する特性を示す。なお、第４ＰＭＯＳトランジスタ３Ｄは、第３ＰＭＯＳトランジスタ３Ｃに対して、極性を反転したバイアス電圧ＶＢが印加されている点のみ異なる。従って、バイアス電圧ＶＢに対する特性のグラフは、バイアス電圧ＶＢ＝０Ｖの点を中心として左右に反転する図７（Ｂ）に示す形状を有する。

図７（Ｃ）は、第３容量素子３２における容量Ｃ３Ｃおよび容量Ｃ３Ｄの合計値である容量Ｃ３２のバイアス電圧ＶＢに対する特性を示す。ここで、第３ＰＭＯＳトランジスタ３Ｃおよび第４ＰＭＯＳトランジスタ３Ｄは略同一のトランジスタサイズであるため、容量Ｃ３Ｃおよび容量Ｃ３Ｄの最大値および最小値は略同一の値となり、バイアス電圧ＶＢに対する特性のグラフは、バイアス電圧ＶＢ＝０Ｖの点を中心に左右対称の形状を有する。すなわち、バイアス電圧ＶＢが閾値電圧Ｖｔｈ３Ｃを下回る領域およびバイアス電圧ＶＢが閾値電圧Ｖｔｈ３Ｄを上回る領域では、容量Ｃ３２は略一定の容量値になる。一方、バイアス電圧ＶＢが閾値電圧Ｖｔｈ３Ｃから閾値電圧Ｖｔｈ３Ｄの範囲の領域では、バイアス電圧ＶＢ＝０Ｖの点で、バイアス電圧ＶＢ＝０Ｖの点を中心に下に窪む形状を有する。
なお、第３容量素子３２では、ゲート酸化膜直下の蓄積層とゲートとの間の容量も利用するため、比較例１にかかる第２容量素子３１よりも、トランジスタサイズ当りの容量値が大きくなる。

第１実施形態にかかる第１容量素子１１では、比較例１および比較例２に比して、０Ｖ付近のバイアス電圧において容量値の落ち込みの少ない特性にすることができる。
また、第１実施形態では、第１容量素子１１における容量値の特性が上方向に膨らむ形状を有するものを例示した。しかしながら、容量値の特性は、Ｐ型基板４に含まれるＰ型不純物濃度に応じて変化する。例えば、Ｐ型不純物濃度が高濃度になると、閾値電圧が上がるため、容量値の特性における上部への膨らみが抑制されることになる。このように、上方向への膨らみが抑制される特性が得られる適切なＰ型基板を使えば、第１容量素子１１単体で、平坦な容量値の特性を得ることも可能である。

（第２実施形態）
次いで、第２実施形態にかかる複合容量素子４１について、図８を参照して説明する。複合容量素子４１は、第１端子Ｖ１および第２端子Ｖ２を有し、第１実施形態にかかる第１容量素子１１と、比較例１にかかる第２容量素子３１とを備えている。具体的には、第１容量素子１１の第１端子Ｖ１および第２容量素子３１の第１端子Ｖ１とを接続して複合容量素子４１の第１端子Ｖ１とし、第１容量素子１１の第２端子Ｖ２および第２容量素子３１の第２端子Ｖ２とを接続して複合容量素子４１のＶ２としたものである。

従って、複合容量素子４１の容量Ｃ４１の容量値は、第１容量素子１１の容量Ｃ１１の容量値と、第２容量素子３１の容量Ｃ３１の容量値との合計値となる。このため、容量Ｃ４１のバイアス電圧ＶＢに対する特性は、バイアス電圧ＶＢ＝０Ｖ付近において、第１容量素子１１の特性（図３（Ｃ）参照）における上方向の膨らみと、第２容量素子３１の特性（図５（Ｃ）参照）における下方向へのへこみとが打ち消しあうこととなる。さらに、第１容量素子１１および／または第２容量素子３１のトランジスタサイズを調整して、平坦な容量値の特性にすることも可能である。

（第３実施形態）
次いで、第３実施形態にかかる複合容量素子４２について説明する。
複合容量素子４２は、第２実施形態にかかる複合容量素子４１における第２容量素子３１に代わり比較例２にかかる第３容量素子３２を備える。すなわち、複合容量素子４２は、第１端子Ｖ１および第２端子Ｖ２を有し、第１実施形態にかかる第１容量素子１１と、比較例２にかかる第３容量素子３２とを備えている。第２実施形態と同様に、第１容量素子１１の第１端子Ｖ１および第３容量素子３２の第１端子Ｖ１とを接続して複合容量素子４１の第１端子Ｖ１とし、第１容量素子１１の第２端子Ｖ２および第３容量素子３２の第２端子Ｖ２とを接続して複合容量素子４１のＶ２としたものである。

第２実施形態と同様に、複合容量素子４２の容量Ｃ４２の容量値は、第１容量素子１１の容量Ｃ１１の容量値と、第３容量素子３２の容量Ｃ３２の容量値との合計値となる。このため、容量Ｃ４１のバイアス電圧ＶＢに対する特性は、バイアス電圧ＶＢ＝０Ｖ付近において、第１容量素子１１の特性（図３（Ｃ））における上方向の膨らみと、第２容量素子３１の特性（図７（Ｃ））における下方向へのへこみとが打ち消しあうことになる。さらに、第１容量素子１１および／または複合容量素子４２のトランジスタサイズを調整して、平坦な容量値の特性にすることも可能である。

なお、第３容量素子３２は、前述のようにゲートおよびバックゲート間の容量も利用するため、第２容量素子３１に比して、トランジスタサイズ当りの容量値が略２倍となっている。このため、複合容量素子４２では、複合容量素子４１と同じ容量値を得る場合において、第２容量素子３１に対して略半分のトランジスタサイズの第３容量素子３２を用いることができ、ひいては、複合容量素子４１よりもコンパクトなサイズにすることができる。

次いで、第１実施形態にかかる第１容量素子１１を、プログラム電源１００に対して使用する場合について、図９および図１０を参照して説明する。
基準電圧ＶＲＦに応じて一定の出力電圧ＶＯＵＴを出力する公知のプログラム電源１００は、オペアンプ１０１と、オペアンプ１０１の制御出力ＣＴＬの変化により、電圧を発生する電圧発生回路１０２と、オペアンプ１０１に対して位相補償を行う容量素子１０３と、容量素子１０４と、出力電圧ＶＯＵＴを分圧して内部電圧ＶＤＩＶを生成する抵抗素子１０５，１０６とを備えている。

このプログラム電源１００は、出力電圧ＶＯＵＴが変動すると、抵抗素子１０５，１０６により分圧出力される内部電圧ＶＤＩＶが変動する。オペアンプ１０１は、この内部電圧ＶＤＩＶの変動を検知して、制御出力ＣＴＬを出力する。すると、電圧発生回路１０２は、制御出力ＣＴＬに応じた出力電圧ＶＯＵＴを出力する。このとき、容量素子１０３には、両端の電位差は、０Ｖを中心とする範囲で変動することになる。

このような容量素子１０３に対して、例えば、比較例１にかかる第２容量素子３１を使用すると、第２容量素子３１の両端にかかる電圧、すなわち、第２容量素子３１におけるバイアス電圧ＶＢ＝０Ｖ付近で変動するため、容量値が小さくなる。位相補償に必要な容量値が小さくなるため、制御出力ＣＴＬの電位が不安定となる。このため、図１０（Ａ）に示すように、出力電圧ＶＯＵＴおよび制御出力ＣＴＬは、発振する虞が生じる。

これに対して、容量素子１０３に対して、第１実施形態にかかる第１容量素子１１を使用すると、第２容量素子３１を使用する場合に比して、バイアス電圧ＶＢ＝０Ｖ付近における容量値が小さくならないため、図１０（Ｂ）のように制御出力ＣＴＬの電位をより安定させることができる。

なお、容量素子１０３に対して、第２実施形態にかかる複合容量素子４１や第３実施形態にかかる複合容量素子４２を用いる場合にも、バイアス電圧ＶＢ＝０Ｖ付近の容量値が小さくなりにくいため、同様に安定した出力電圧ＶＯＵＴを出力することができる。

次いで、本発明にかかり、ＭＯＳデバイス１、ＮＭＯＳトランジスタ２およびＰＭＯＳトランジスタ３を含む半導体装置の製造方法について、図１１および図１２を参照して説明する。なお、図１１は、ゲート電極形成前の工程を示し、図１２は、ゲート電極形成以降の工程を示す。

図１１（Ａ）は、Ｐ型基板４に対し、公知の方法によりＳＴＩ層６２を形成した状態を示す。
なお、本発明の半導体装置に基台をなすＰ型基板４は、例えば、抵抗率が２〜５０[Ωcm]の特性を有するものである。具体的には、一例として、信越化学工業（株）社製１２ＰＭ０Ｐが挙げられる。

次いで、図１１（Ｂ）に示すように、ＮＭＯＳトランジスタ２の領域が露出されるレジストマスクＭ１を形成し、Ｐ型不純物をイオン注入する。この際、高加速エネルギの条件でイオン注入してＰ型ウェル層７１を形成し、中加速エネルギの条件でイオン注入して、第２Ｐ型ウェル層７３を形成し、低加速エネルギの条件でイオン注入して第１Ｐ型ウェル層７５を形成する。なお、イオン注入されるＰ型不純物としては、リンＰ＋や砒素Ａｓ＋が挙げられる。イオン注入完了後、レジストマスクＭ１を除去する。

この工程では、Ｐ型基板４の表面から選択的に不純物の打込み、いわゆる、イオン注入がなされる。具体的には、ＮＭＯＳトランジスタ２が形成される拡散領域に対しては、イオン注入がなされ、ＭＯＳデバイス１が形成される拡散領域に対しては、イオン注入がなされない。

次いで、図１１（Ｃ）に示すように、ＰＭＯＳトランジスタ３の領域が露出されるレジストマスクＭ２を形成し、Ｎ型不純物をイオン注入する。この際、高加速エネルギの条件でイオン注入してＮ型ウェル層７２を形成し、中加速エネルギの条件でイオン注入して、第２Ｎ型ウェル層７４を形成し、低加速エネルギの条件でイオン注入して第１Ｎ型ウェル層７６をこの順で形成する。なお、イオン注入されるＮ型不純物としては、ボロンＢ−が挙げられる。イオン注入完了後、レジストマスクＭ２を除去する。
この工程でも、Ｐ型基板４の表面から選択的に不純物の打ち込みがなされ、ＭＯＳデバイス１が形成される拡散領域に対しては、イオン注入がなされないことになる。

次いで、全面に酸化膜およびポリシリコンを形成し、さらに、図１２（Ｄ）に示すように公知のフォトリソグラフィ技術により、ゲート層５およびゲート酸化膜６１を形成する。
この工程では、イオン注入されたＮＭＯＳトランジスタ２およびＰＭＯＳトランジスタ３の領域上、およびイオン注入されていないＭＯＳデバイス１が形成されるＰ型基板４上に、ゲート酸化膜６１を介してゲート層５が形成される。

次いで、図１２（Ｅ）に示すように、ＭＯＳデバイス１およびＮＭＯＳトランジスタ２の拡散領域が露出されるレジストマスクＭ３を形成し、Ｎ型不純物をイオン注入する。この際、低加速エネルギの条件でイオン注入して、各々のソースおよびドレイン領域をなすＮ型拡散層７７を形成する。その後、レジストマスクＭ３を除去する。
この工程では、ＭＯＳデバイス１およびＮＭＯＳトランジスタ２の領域に対して、形成されたゲート層５およびレジストマスクＭ３をマスクとして、Ｎ型拡散層７７を形成するＮ型不純物がイオン注入される。

次いで、図１２（Ｆ）に示すように、ＰＭＯＳトランジスタ３の拡散領域が露出されるレジストマスクＭ４を形成し、Ｐ型不純物をイオン注入する。この際、低加速エネルギの条件でイオン注入して、各々のソースおよびドレイン領域をなすＰ型拡散層７８を形成する。

この工程では、ＰＭＯＳトランジスタ３の領域に対して、形成されたゲート層５およびレジストマスクＭ４をマスクとして、Ｐ型拡散層７８を形成するＰ型不純物がイオン注入される。

その後、レジストマスクＭ４を除去し、さらに、公知の方法を利用して、各トランジスタのソース、ドレイン及びゲートに対して、コンタクトホール及び配線の形成を経て、半導体装置が完成する。

本発明にかかる半導体装置の製造方法では、Ｐ型基板の表面から選択的に不純物の打ち込みを行い（図１１（Ｂ），（Ｃ））、ゲート酸化膜６１を介してゲート層５を形成している（図１２（Ｄ））。これにより、チャネル領域の不純物濃度が調整されて好適な閾値電圧で反転層が誘起されるＮＭＯＳトランジスタ２およびＰ型基板４をゲート層直下領域とするＭＯＳデバイス１が形成される。このＭＯＳデバイス１は、ゲート層直下領域の不純物濃度が低濃度となるため、０Ｖ付近の閾値電圧で反転層が誘起される特性を備える。本発明にかかる半導体装置の製造方法では、不純物打ち込み等の製造工程の追加を伴うことなく、デプレッションタイプ、またはデプレッションタイプに近い特性を有するＭＯＳデバイス１を形成することができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第２実施形態では、バックゲートを接地電位に接続した第２容量素子３１が用いられるが、バックゲートを接地電位とは異なる所定の電位に設定してもよい。
また、本実施形態では、ＭＯＳデバイスとして、一対のＮ型拡散層を備え、ＭＯＳトランジスタ構造を有するものを例示したが、本発明はＭＯＳトランジスタ構造を有するものに限定されない。すなわち、Ｎ型拡散層は、ゲート層の周縁の一部に外接する場合、ゲート層を囲むように外接する場合等、多様な形状が考えられる。また、外接するＮ型拡散層の数についても制限はなく、デバイスごとに全てのＮ型拡散層が電気的に接続されていればよい。

Claims (10)

1. 基台として備えられるＰ型基板の表面から不純物が添加されてＭＯＳトランジスタが構成される半導体装置であって、
   ゲート層直下領域が前記不純物の添加されない前記Ｐ型基板であって、前記ゲート層に外接する前記Ｐ型基板の表面領域にＮ型拡散層を有する、第１および第２ＭＯＳデバイスを備え、
   第１および第２ＭＯＳデバイスは、
   前記第１ＭＯＳデバイスのゲート層と、前記第２ＭＯＳデバイスのＮ型拡散層とが接続されると共に、前記第１ＭＯＳデバイスのＮ型拡散層と、前記第２ＭＯＳデバイスのゲート層とが接続されて、第１容量素子を構成することを特徴とする半導体装置。
2. 前記第１ＭＯＳデバイスと前記第２ＭＯＳデバイスとは、略同一サイズであることを特徴とする請求項１に記載の半導体装置。
3. 前記第１容量素子に並列接続され、一対のＭＯＳトランジスタのうち、一方のゲート層と他方の拡散層とが接続されると共に、前記一対のＭＯＳトランジスタのうち、一方の拡散層と他方のゲート層とが接続されて、第２容量素子を構成することを特徴とする請求項１に記載の半導体装置。
4. 前記一対のＭＯＳトランジスタは、同一導電型であり互いに略同一サイズであることを特徴とする請求項３に記載の半導体装置。
5. 前記第２容量素子において、
   前記一対のＭＯＳトランジスタのゲート層直下領域は、前記ＭＯＳトランジスタごとに個別に備えられ、各々の前記ＭＯＳトランジスタの前記拡散層に接続されてなることを特徴とする請求項３に記載の半導体装置。
6. 前記第２容量素子において、
   前記一対のＭＯＳトランジスタのゲート層直下領域は所定電圧にバイアスされており、
   各々の前記ＭＯＳトランジスタについて、前記拡散層と前記ゲート層との電圧を０Ｖとする場合の容量値が、最大容量値の５０％未満であることを特徴とする請求項３に記載の半導体装置。
7. 前記Ｐ型基板に添加される前記不純物は、前記ＭＯＳトランジスタのゲート層直下領域を構成するウェル層の不純物であることを特徴とする請求項１に記載の半導体装置。
8. 前記Ｐ型基板に添加される前記不純物は、前記ＭＯＳトランジスタ間を素子分離する不純物であることを特徴とする請求項１に記載の半導体装置。
9. 前記Ｐ型基板に添加される前記不純物は、前記ＭＯＳトランジスタのゲート層直下領域に添加され前記ＭＯＳトランジスタの閾値電圧を制御する不純物であることを特徴とする請求項１に記載の半導体装置。
10. 基台として備えられるＰ型基板の表面にＭＯＳトランジスタを備える半導体装置の製造方法であって、
    前記Ｐ型基板の表面から選択的に不純物の打ち込みを行なうステップと、
    前記不純物の打ち込みが行なわれたチャネル領域上、および前記不純物の打ち込みが行なわれない前記Ｐ型基板上に、ゲート酸化膜を介してゲート層を形成するステップと、
    前記チャネル領域上に形成されたゲート層をマスクとしてＮ型拡散層を形成するＮ型不純物の打ち込みを行なうと共に、前記Ｐ型基板上に形成されたゲート層をマスクとしてＮ型拡散層を形成する前記Ｎ型不純物の打ち込みを行なうステップとを有することを特徴とする半導体装置の製造方法。

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