JP2001217394A - 受動形デバイスの製法 - Google Patents
受動形デバイスの製法Info
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- JP2001217394A JP2001217394A JP2000388891A JP2000388891A JP2001217394A JP 2001217394 A JP2001217394 A JP 2001217394A JP 2000388891 A JP2000388891 A JP 2000388891A JP 2000388891 A JP2000388891 A JP 2000388891A JP 2001217394 A JP2001217394 A JP 2001217394A
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Abstract
(57)【要約】
【課題】 基板雑音から隔離した半導体受動形デバイス
を製造する。 【解決手段】 この発明の実施例は、半導体基板内に形
成された隔離領域の上に配置されていて、基板雑音から
実質的に隔離されている受動形デバイスを製造する方法
である。この方法は、上面を持つ半導体基板（図４の５
０１）を用意し、半導体基板内に第１の導電型を持つ第
１の井戸領域（図４の５０２）を形成し、第１の井戸領
域内で半導体基板の上面に隔離領域（図４の５１６）を
形成し、この隔離領域は底部を持っていて半導体基板の
中に第１の距離だけ伸びており、第１の井戸領域内に第
１の導電型とは反対の第２の導電型を持つ埋込み井戸領
域（図４の５０４）を形成し、この埋込み領域は半導体
基板の上面から第２の距離だけ隔たっており、半導体基
板の上面に第１の井戸領域内で第２の導電型を持つ接点
領域（図４の５０６）を形成する。
を製造する。 【解決手段】 この発明の実施例は、半導体基板内に形
成された隔離領域の上に配置されていて、基板雑音から
実質的に隔離されている受動形デバイスを製造する方法
である。この方法は、上面を持つ半導体基板（図４の５
０１）を用意し、半導体基板内に第１の導電型を持つ第
１の井戸領域（図４の５０２）を形成し、第１の井戸領
域内で半導体基板の上面に隔離領域（図４の５１６）を
形成し、この隔離領域は底部を持っていて半導体基板の
中に第１の距離だけ伸びており、第１の井戸領域内に第
１の導電型とは反対の第２の導電型を持つ埋込み井戸領
域（図４の５０４）を形成し、この埋込み領域は半導体
基板の上面から第２の距離だけ隔たっており、半導体基
板の上面に第１の井戸領域内で第２の導電型を持つ接点
領域（図４の５０６）を形成する。
Description
【０００１】
【発明の属する技術分野】この発明はコストを削減した
半導体デバイスの製造と処理、更に具体的に言えば、基
板雑音から実質的に隔離された受動形回路素子を製造す
る方法に関する。
半導体デバイスの製造と処理、更に具体的に言えば、基
板雑音から実質的に隔離された受動形回路素子を製造す
る方法に関する。
【０００２】
【従来の技術及び課題】現在、半導体デバイスの製造業
界には、幾つかの傾向がある。第１に、次第に一層小さ
い面積の中に作られるデバイスがより多くなった。第２
に、デバイスはどんどん速くなりつつある。第３に、こ
ういうデバイスを製造するウエーハ当たりのコストを切
り下げる必要が常にある。第４に、非常に多種多様の部
品を集積することが更に普及している。しかし、こうい
う傾向の内のあるものは容易に両立し得ない。例えば、
複雑なデバイス並びに幾つかの異なる部品を集積するプ
ロセスは、各々のデバイスの形式の異なる素子を製造す
るようにより多くの処理を必要とするが、処理を増やす
ことは、ウエーハ当たりのコストを一層高くする傾向を
持つ。逆に、ウエーハ当たりのコストを切り下げようと
して、プロセス工程が組合わされていて、この為、多数
の素子が同時に製造される。しかし、こうすると、異な
るデバイスの形式は、何れも同じ少なくした数のプロセ
ス工程を使っているので、個別に設計して製造すること
が出来ないので、チップの性能を引き下げることがあ
る。
界には、幾つかの傾向がある。第１に、次第に一層小さ
い面積の中に作られるデバイスがより多くなった。第２
に、デバイスはどんどん速くなりつつある。第３に、こ
ういうデバイスを製造するウエーハ当たりのコストを切
り下げる必要が常にある。第４に、非常に多種多様の部
品を集積することが更に普及している。しかし、こうい
う傾向の内のあるものは容易に両立し得ない。例えば、
複雑なデバイス並びに幾つかの異なる部品を集積するプ
ロセスは、各々のデバイスの形式の異なる素子を製造す
るようにより多くの処理を必要とするが、処理を増やす
ことは、ウエーハ当たりのコストを一層高くする傾向を
持つ。逆に、ウエーハ当たりのコストを切り下げようと
して、プロセス工程が組合わされていて、この為、多数
の素子が同時に製造される。しかし、こうすると、異な
るデバイスの形式は、何れも同じ少なくした数のプロセ
ス工程を使っているので、個別に設計して製造すること
が出来ないので、チップの性能を引き下げることがあ
る。
【０００３】この一例として、これまでの世代のＣＭＯ
Ｓデバイスを製造する為に用いられたデバイスの処理
は、別々の閾値調節用打込み、パンチスルー打込み、チ
ャンネル・ストッパ打込み、ｎ型井戸の打込み（それを
使うとき）及びｐ型井戸の打込み（それを使うとき）を
用いてきた。更に、（典型的には多結晶シリコンを使っ
て製造される）ゲート電極は、他の打込み工程とは別個
にドープされていた。このプロセス・シーケンスを使う
と、受動形素子の下に抵抗−キャパシタ（ＲＣ）回路を
組立てることが可能である。このＲＣ回路は、ｐ型及び
ｎ型シリコンの交互の層で作られており、プロセスの流
れの副産物である。ＲＣ回路が、受動形素子を基板雑音
から隔離する高域フィルタを形成する。現在の世代のデ
バイスでは、打込み工程の数は、余分のパターンぎめ工
程のコストを節約するように、少なくしてある。コスト
を切り下げた１つのプロセスの流れでは、ｎ型井戸の打
込み工程が、ＮＭＯＳデバイスに対するｎ型ゲート電極
のドーピング工程と同時に実施される。井戸及びゲート
のドーピング打込みを組合わせると、ＲＣ回路を形成す
る交互のｎ型及びｐ型層を作ることが最早出来なくな
り、その為ノイズ・フィルタがなくなる。
Ｓデバイスを製造する為に用いられたデバイスの処理
は、別々の閾値調節用打込み、パンチスルー打込み、チ
ャンネル・ストッパ打込み、ｎ型井戸の打込み（それを
使うとき）及びｐ型井戸の打込み（それを使うとき）を
用いてきた。更に、（典型的には多結晶シリコンを使っ
て製造される）ゲート電極は、他の打込み工程とは別個
にドープされていた。このプロセス・シーケンスを使う
と、受動形素子の下に抵抗−キャパシタ（ＲＣ）回路を
組立てることが可能である。このＲＣ回路は、ｐ型及び
ｎ型シリコンの交互の層で作られており、プロセスの流
れの副産物である。ＲＣ回路が、受動形素子を基板雑音
から隔離する高域フィルタを形成する。現在の世代のデ
バイスでは、打込み工程の数は、余分のパターンぎめ工
程のコストを節約するように、少なくしてある。コスト
を切り下げた１つのプロセスの流れでは、ｎ型井戸の打
込み工程が、ＮＭＯＳデバイスに対するｎ型ゲート電極
のドーピング工程と同時に実施される。井戸及びゲート
のドーピング打込みを組合わせると、ＲＣ回路を形成す
る交互のｎ型及びｐ型層を作ることが最早出来なくな
り、その為ノイズ・フィルタがなくなる。
【０００４】上に述べたことにかんがみ、マスクを少な
くしたプロセスの流れを使って、高域フィルタを製造す
ることが出来るような方法が必要である。
くしたプロセスの流れを使って、高域フィルタを製造す
ることが出来るような方法が必要である。
【０００５】
【課題を解決する為の手段及び作用】補償フィルタＣＭ
ＯＳプロセスでは、ｎ型井戸領域（ｎ−井戸）の上に受
動形素子を配置するのが標準的である。ＮＭＯＳチャン
ネル及び多結晶シリコンの打込みを組合わせることによ
り、プロセス工程の数を減らすことが出来る。補償井戸
領域の上に受動形素子を配置することにより、基板雑音
からの受動形素子の隔離を達成することが出来る。補償
井戸は、この隔離を行う２次高域フィルタを形成するこ
とが出来るようにする。
ＯＳプロセスでは、ｎ型井戸領域（ｎ−井戸）の上に受
動形素子を配置するのが標準的である。ＮＭＯＳチャン
ネル及び多結晶シリコンの打込みを組合わせることによ
り、プロセス工程の数を減らすことが出来る。補償井戸
領域の上に受動形素子を配置することにより、基板雑音
からの受動形素子の隔離を達成することが出来る。補償
井戸は、この隔離を行う２次高域フィルタを形成するこ
とが出来るようにする。
【０００６】この補償井戸プロセスでは、コスト削減が
実現されなければ（即ち、井戸及び多結晶シリコンの打
込みが１つの打込み工程に組合わされない場合）、素子
を補償井戸の上に配置することにより、受動形素子の隔
離を改善することが出来る。受動形素子をｎ−井戸の上
に配置することだけで、１次ＲＣ高域フィルタが得られ
る。このフィルタはｎ−井戸及びｐ型基板の接合によっ
て作られる。補償井戸の上に素子を配置することが２次
フィルタを作り、これはｐ型チャンネル領域、ｎ−井戸
及びｐ型井戸（ｐ−井戸）及びｐ型基板層によって形成
される。この形式のフィルタは基板雑音の隔離を改善す
る。
実現されなければ（即ち、井戸及び多結晶シリコンの打
込みが１つの打込み工程に組合わされない場合）、素子
を補償井戸の上に配置することにより、受動形素子の隔
離を改善することが出来る。受動形素子をｎ−井戸の上
に配置することだけで、１次ＲＣ高域フィルタが得られ
る。このフィルタはｎ−井戸及びｐ型基板の接合によっ
て作られる。補償井戸の上に素子を配置することが２次
フィルタを作り、これはｐ型チャンネル領域、ｎ−井戸
及びｐ型井戸（ｐ−井戸）及びｐ型基板層によって形成
される。この形式のフィルタは基板雑音の隔離を改善す
る。
【０００７】補償されていない井戸から補償井戸ＣＭＯ
Ｓプロセスへの切換えは、上に述べたように、ＲＣ隔離
回路の次数を１次から２次に高めることにより、基板雑
音からの受動形素子の隔離を改善することが出来る。
Ｓプロセスへの切換えは、上に述べたように、ＲＣ隔離
回路の次数を１次から２次に高めることにより、基板雑
音からの受動形素子の隔離を改善することが出来る。
【０００８】この発明の実施例は、半導体基板内に形成
された隔離領域の上に配置されていて、基板雑音から実
質的に隔離されている受動形デバイスを製造する方法で
ある。この方法は、上面を持つ半導体基板を用意し、半
導体基板内に第１の導電型を持つ第１の井戸領域を形成
し、第１の井戸領域内で半導体基板の上面に隔離領域を
形成し、この隔離領域は底部を持っていて半導体基板の
中に第１の距離だけ伸びており、第１の井戸領域内に第
１の導電型とは反対の第２の導電型の埋込み井戸領域を
形成し、この埋込み領域は半導体基板の上面から第２の
距離だけ隔たっており、半導体基板の上面に第１の井戸
領域内で第２の導電型を持つ接点領域を形成して、それ
が埋込み井戸領域まで伸びて埋込み井戸領域と電気接続
部を形成するようにし、接点領域が隔離領域から隔たる
ようにし、半導体基板の上面で第１の井戸領域内に、埋
込み井戸領域と半導体基板の上面の間、隔離領域の底部
と埋込み井戸領域の間、及び隔離構造と接点領域の間で
第１の導電型を持つドープ領域を形成する工程を含み、
このドープ領域は、第１の導電型を持つ複数個のドーパ
ントをドープ領域に打込むと共に第２の導電型を持つ複
数個のドーパントをドープ領域に打込むことによって形
成される。第１の導電型がｐ型であり、第２の導電型が
ｎ型であり、隔離構造が浅いトレンチ隔離構造で構成さ
れて、受動形素子が抵抗であることが好ましい。受動形
素子及び基板の間に２次高域フィルタが形成されること
が好ましい。２次高域フィルタは、受動形素子、隔離構
造及びドープ領域によって形成された第１のキャパシタ
と、ドープ領域によって形成されていて、第１のキャパ
シタを半導体基板の上面で第１の接点に電気的に接続す
る第１の抵抗と、ドープ領域及び埋込み井戸領域によっ
て形成されていて、第１のキャパシタ及び第１の抵抗に
電気的に接続された第２のキャパシタと、深い井戸領域
及び接点領域によって形成されていて、第２のキャパシ
タを半導体基板の上面で第２の接点に電気的に接続する
第２の抵抗と、埋込み井戸領域及び第１の井戸領域によ
って形成されていて、第２の抵抗及び第２のキャパシタ
を半導体基板に電気的に接続する第３とのキャパシタと
で構成される。
された隔離領域の上に配置されていて、基板雑音から実
質的に隔離されている受動形デバイスを製造する方法で
ある。この方法は、上面を持つ半導体基板を用意し、半
導体基板内に第１の導電型を持つ第１の井戸領域を形成
し、第１の井戸領域内で半導体基板の上面に隔離領域を
形成し、この隔離領域は底部を持っていて半導体基板の
中に第１の距離だけ伸びており、第１の井戸領域内に第
１の導電型とは反対の第２の導電型の埋込み井戸領域を
形成し、この埋込み領域は半導体基板の上面から第２の
距離だけ隔たっており、半導体基板の上面に第１の井戸
領域内で第２の導電型を持つ接点領域を形成して、それ
が埋込み井戸領域まで伸びて埋込み井戸領域と電気接続
部を形成するようにし、接点領域が隔離領域から隔たる
ようにし、半導体基板の上面で第１の井戸領域内に、埋
込み井戸領域と半導体基板の上面の間、隔離領域の底部
と埋込み井戸領域の間、及び隔離構造と接点領域の間で
第１の導電型を持つドープ領域を形成する工程を含み、
このドープ領域は、第１の導電型を持つ複数個のドーパ
ントをドープ領域に打込むと共に第２の導電型を持つ複
数個のドーパントをドープ領域に打込むことによって形
成される。第１の導電型がｐ型であり、第２の導電型が
ｎ型であり、隔離構造が浅いトレンチ隔離構造で構成さ
れて、受動形素子が抵抗であることが好ましい。受動形
素子及び基板の間に２次高域フィルタが形成されること
が好ましい。２次高域フィルタは、受動形素子、隔離構
造及びドープ領域によって形成された第１のキャパシタ
と、ドープ領域によって形成されていて、第１のキャパ
シタを半導体基板の上面で第１の接点に電気的に接続す
る第１の抵抗と、ドープ領域及び埋込み井戸領域によっ
て形成されていて、第１のキャパシタ及び第１の抵抗に
電気的に接続された第２のキャパシタと、深い井戸領域
及び接点領域によって形成されていて、第２のキャパシ
タを半導体基板の上面で第２の接点に電気的に接続する
第２の抵抗と、埋込み井戸領域及び第１の井戸領域によ
って形成されていて、第２の抵抗及び第２のキャパシタ
を半導体基板に電気的に接続する第３とのキャパシタと
で構成される。
【０００９】図面では、同じ又は同等な特徴を示すの
に、同じ参照数字が使われている。図面は比例尺では描
いていない。これらは、この発明の方法の効果を例示す
る為だけに示したものである。
に、同じ参照数字が使われている。図面は比例尺では描
いていない。これらは、この発明の方法の効果を例示す
る為だけに示したものである。
【００１０】
【実施例】本質的には、この発明は、この方法を使って
形成される回路素子に対する基板並びに電源線路の雑音
の影響を減らす方法である。この発明の方法は、回路素
子とその下にある基板の間の容量性結合を減らすもので
ある。以下この発明について述べることは、抵抗１１０
を形成することを中心としているが、回路素子は任意の
受動形回路素子であってよい。例えば、回路素子は抵
抗、平行極板キャパシタ、くし形キャパシタ又は誘導子
であってよい。更に、隔離構造１１６が浅いトレンチ隔
離構造（ＳＴＩ）として示されているが、隔離構造１１
６は、ＬＯＣＯＳ又はフィールド酸化物構造のような任
意の普通の隔離構造で構成してもよい。
形成される回路素子に対する基板並びに電源線路の雑音
の影響を減らす方法である。この発明の方法は、回路素
子とその下にある基板の間の容量性結合を減らすもので
ある。以下この発明について述べることは、抵抗１１０
を形成することを中心としているが、回路素子は任意の
受動形回路素子であってよい。例えば、回路素子は抵
抗、平行極板キャパシタ、くし形キャパシタ又は誘導子
であってよい。更に、隔離構造１１６が浅いトレンチ隔
離構造（ＳＴＩ）として示されているが、隔離構造１１
６は、ＬＯＣＯＳ又はフィールド酸化物構造のような任
意の普通の隔離構造で構成してもよい。
【００１１】この発明の方法の目標は、マスク工程の数
を少なくしたＣＭＯＳプロセスの流れで、図１に示すよ
うな構造を形成することである。図１について説明する
と、基板１０２はｐ型になるようにドープされることが
好ましく、深い井戸領域１０４はｎ型にドープされる。
深い井戸領域１０４に対する接続を付ける為、深い井戸
領域１０４と同じ種類のドーパントを使って、ドープ領
域１０６及び接点１０８が形成される。この場合、ドー
パントの種類はｎ型である。隔離領域１１４はｐ型ドー
パント（好ましくは硼素）で形成される。深い井戸領域
１０４と隔離構造１１６の間に井戸領域１１４の一部分
があることが好ましい。接点領域１１２は井戸領域１１
４と同じ種類のドーパントでドープされる。回路素子１
１０（抵抗又はキャパシタ）が隔離構造１１６の上に形
成されることが好ましいが、それが（絶縁層によって基
板から隔離されて）基板の上に形成されていてもよい。
を少なくしたＣＭＯＳプロセスの流れで、図１に示すよ
うな構造を形成することである。図１について説明する
と、基板１０２はｐ型になるようにドープされることが
好ましく、深い井戸領域１０４はｎ型にドープされる。
深い井戸領域１０４に対する接続を付ける為、深い井戸
領域１０４と同じ種類のドーパントを使って、ドープ領
域１０６及び接点１０８が形成される。この場合、ドー
パントの種類はｎ型である。隔離領域１１４はｐ型ドー
パント（好ましくは硼素）で形成される。深い井戸領域
１０４と隔離構造１１６の間に井戸領域１１４の一部分
があることが好ましい。接点領域１１２は井戸領域１１
４と同じ種類のドーパントでドープされる。回路素子１
１０（抵抗又はキャパシタ）が隔離構造１１６の上に形
成されることが好ましいが、それが（絶縁層によって基
板から隔離されて）基板の上に形成されていてもよい。
【００１２】図１及び２について説明すると、接続部１
１８及び１２０は夫々アース及びＶｄｄ電位に接続され
ることが好ましい。アース信号及びＶｄｄ信号の両方に
雑音がないことが好ましい。キャパシタ１３２が回路素
子１１０及び井戸領域１１４の間に形成される。キャパ
シタ１３６及び１４０が夫々領域１１４、１０４と領域
１０４及び１０２の間に形成される。抵抗１３４及び１
３８が、井戸領域１１２及び１１４と１０４／１０６／
１０８の抵抗によって夫々形成される。基板雑音が図２
にはノイズ発生器２０２として示されている。
１８及び１２０は夫々アース及びＶｄｄ電位に接続され
ることが好ましい。アース信号及びＶｄｄ信号の両方に
雑音がないことが好ましい。キャパシタ１３２が回路素
子１１０及び井戸領域１１４の間に形成される。キャパ
シタ１３６及び１４０が夫々領域１１４、１０４と領域
１０４及び１０２の間に形成される。抵抗１３４及び１
３８が、井戸領域１１２及び１１４と１０４／１０６／
１０８の抵抗によって夫々形成される。基板雑音が図２
にはノイズ発生器２０２として示されている。
【００１３】図３ａ及び３ｂは、この発明の方法を用い
て図４のデバイス５００を形成する為に使われる打込み
を示す。図３ａに示す打込みは、この発明のＣＭＯＳデ
バイスの流れの中でＰＭＯＳデバイスを形成する為に使
われる打込みである。これらの打込みは、次のもの、即
ち、ｎ型井戸の打込み３０２、ｎ型チャンネル・ストッ
パの打込み３０４、ｎ型パンチスルー・レジストの打込
み３０６及びｎ型の閾値電圧調節の打込み３０８である
ことが好ましい。これらの打込み工程は、能動形ＮＭＯ
Ｓデバイスを形成しようとする基板の領域で、基板に到
達しないように阻止する。この発明の方法では、こうい
う打込みは、回路素子１１０を形成する領域にも打込ま
れる。
て図４のデバイス５００を形成する為に使われる打込み
を示す。図３ａに示す打込みは、この発明のＣＭＯＳデ
バイスの流れの中でＰＭＯＳデバイスを形成する為に使
われる打込みである。これらの打込みは、次のもの、即
ち、ｎ型井戸の打込み３０２、ｎ型チャンネル・ストッ
パの打込み３０４、ｎ型パンチスルー・レジストの打込
み３０６及びｎ型の閾値電圧調節の打込み３０８である
ことが好ましい。これらの打込み工程は、能動形ＮＭＯ
Ｓデバイスを形成しようとする基板の領域で、基板に到
達しないように阻止する。この発明の方法では、こうい
う打込みは、回路素子１１０を形成する領域にも打込ま
れる。
【００１４】ゲート絶縁層４０２及び多結晶シリコン層
４０４（これはＮＭＯＳ及びＰＭＯＳトランジスタに対
するゲート電極及び図４の抵抗５１０を形成する為に使
われる）を形成した後、ＮＭＯＳトランジスタに対する
打込みを実施する。これらの打込みは次のもの、即ち、
ｐ型井戸の打込み４０６、ｐ型チャンネル・ストッパの
打込み４０８、ｐ型パンチスルーの打込み４１０、ｐ型
の閾値電圧調節の打込み４１２及びｎ型多結晶シリコン
の打込み４１４であることが好ましい。打込み４０６、
４０８、４１０及び４１２によってｐ型井戸１１４が形
成される。こういうＮＭＯＳチャンネル及びｎ型多結晶
シリコンの打込みは通常は能動形ＰＭＯＳデバイスから
阻止される。この発明では、ＮＭＯＳチャンネル及びｎ
型多結晶シリコンの打込みが受動形素子５１０にも入
る。
４０４（これはＮＭＯＳ及びＰＭＯＳトランジスタに対
するゲート電極及び図４の抵抗５１０を形成する為に使
われる）を形成した後、ＮＭＯＳトランジスタに対する
打込みを実施する。これらの打込みは次のもの、即ち、
ｐ型井戸の打込み４０６、ｐ型チャンネル・ストッパの
打込み４０８、ｐ型パンチスルーの打込み４１０、ｐ型
の閾値電圧調節の打込み４１２及びｎ型多結晶シリコン
の打込み４１４であることが好ましい。打込み４０６、
４０８、４１０及び４１２によってｐ型井戸１１４が形
成される。こういうＮＭＯＳチャンネル及びｎ型多結晶
シリコンの打込みは通常は能動形ＰＭＯＳデバイスから
阻止される。この発明では、ＮＭＯＳチャンネル及びｎ
型多結晶シリコンの打込みが受動形素子５１０にも入
る。
【００１５】上に述べた任意の打込み工程の後、普通の
アニール方式又はその他の任意のアニール方法を使っ
て、アニール工程を実施することが出来る。上に述べた
打込み工程は、略同時に又は次々に実施することが出来
る。これらの打込み工程（更に具体的に言うと、チャン
ネル・ストッパ、パンチスルー・レジスト及びＰＭＯＳ
及びＮＭＯＳデバイスの両方に対する閾値調節を形成す
る為に使われる打込み）及びアニール工程の後、トラン
ジスタのゲートが定められる。受動形素子がｎ型抵抗で
ある場合、それがゲート工程で定められる。接点領域５
１２及び５０８を形成するには、更に打込み及びアニー
ルが必要になる。
アニール方式又はその他の任意のアニール方法を使っ
て、アニール工程を実施することが出来る。上に述べた
打込み工程は、略同時に又は次々に実施することが出来
る。これらの打込み工程（更に具体的に言うと、チャン
ネル・ストッパ、パンチスルー・レジスト及びＰＭＯＳ
及びＮＭＯＳデバイスの両方に対する閾値調節を形成す
る為に使われる打込み）及びアニール工程の後、トラン
ジスタのゲートが定められる。受動形素子がｎ型抵抗で
ある場合、それがゲート工程で定められる。接点領域５
１２及び５０８を形成するには、更に打込み及びアニー
ルが必要になる。
【００１６】図４の構造は、図３ａ−３ｂに示すような
この発明の方法を使って製造される。図４のデバイス５
００が図２の２次高域フィルタを形成する。図２の抵抗
素子（素子１３４及び１３８）及びキャパシタ（素子１
３２、１３６及び１４０）が図４に示されている。構造
５００はｐ型基板５０１で構成されており、この基板
は、単結晶シリコン基板の上に形成されたエピタキシャ
ル・シリコン層又は単結晶シリコン層で構成することが
出来る。打込み４０６により、ｐ−井戸領域５０２が形
成される。ｎ−井戸打込み３０２によってｎ−井戸領域
５０４が形成される。井戸領域５１４はｐ型であり、ｎ
型チャンネル・ストッパの打込み３０４、ｎ型パンチス
ルー打込み３０６及びｎ型閾値電圧調節打込み３０８の
他に、ｐ型チャンネル・ストッパの打込み４０８、ｐ型
パンチスルー打込み４１０及びｐ型閾値電圧調節打込み
４１２のような打込みによって形成される。井戸領域５
１４には、ｎ型ドーパントよりも多くのｐ型ドーパント
が打込まれるから、領域５１４がｐ型である。打込み領
域５０８及び５１２を形成するには、追加の打込みが必
要になることがある。図４の構造５００は、図１の構造
１００と同様に動作する。共に２次高域フィルタを形成
し、夫々受動形素子５１０及び１１０から基板雑音を実
質的にフィルタ作用によって除く。しかし、この発明の
構造５００は、フラッシュ・デバイスを埋込んだＣＭＯ
Ｓデバイスを製造するプロセスの流れ程の数の別々のマ
スク及び打込み工程を使わない、コストを削減した流れ
で形成される。
この発明の方法を使って製造される。図４のデバイス５
００が図２の２次高域フィルタを形成する。図２の抵抗
素子（素子１３４及び１３８）及びキャパシタ（素子１
３２、１３６及び１４０）が図４に示されている。構造
５００はｐ型基板５０１で構成されており、この基板
は、単結晶シリコン基板の上に形成されたエピタキシャ
ル・シリコン層又は単結晶シリコン層で構成することが
出来る。打込み４０６により、ｐ−井戸領域５０２が形
成される。ｎ−井戸打込み３０２によってｎ−井戸領域
５０４が形成される。井戸領域５１４はｐ型であり、ｎ
型チャンネル・ストッパの打込み３０４、ｎ型パンチス
ルー打込み３０６及びｎ型閾値電圧調節打込み３０８の
他に、ｐ型チャンネル・ストッパの打込み４０８、ｐ型
パンチスルー打込み４１０及びｐ型閾値電圧調節打込み
４１２のような打込みによって形成される。井戸領域５
１４には、ｎ型ドーパントよりも多くのｐ型ドーパント
が打込まれるから、領域５１４がｐ型である。打込み領
域５０８及び５１２を形成するには、追加の打込みが必
要になることがある。図４の構造５００は、図１の構造
１００と同様に動作する。共に２次高域フィルタを形成
し、夫々受動形素子５１０及び１１０から基板雑音を実
質的にフィルタ作用によって除く。しかし、この発明の
構造５００は、フラッシュ・デバイスを埋込んだＣＭＯ
Ｓデバイスを製造するプロセスの流れ程の数の別々のマ
スク及び打込み工程を使わない、コストを削減した流れ
で形成される。
【００１７】この発明について上に述べたことは、非常
に特定の導電型（即ち、ｎ型又はｐ型）に基づいている
が、全ての構造で用いる場合、反対の導電型を使用する
ことも出来る。
に特定の導電型（即ち、ｎ型又はｐ型）に基づいている
が、全ての構造で用いる場合、反対の導電型を使用する
ことも出来る。
【００１８】この発明の特定の実施例を説明したが、こ
れはこの発明の範囲を制限するものと解してはならな
い。明細書に説明した方法から、当業者には、この発明
の数多くの実施例が考えられよう。この発明の範囲は特
許請求の範囲のみによって限定される。
れはこの発明の範囲を制限するものと解してはならな
い。明細書に説明した方法から、当業者には、この発明
の数多くの実施例が考えられよう。この発明の範囲は特
許請求の範囲のみによって限定される。
【００１９】以上の説明に関し、更に以下の項目を開示
する。 （１） 半導体基板内に形成された隔離領域の上に配置
されていて、基板雑音から実質的に隔離されている受動
形デバイスを製造する方法に於て、上面を持つ半導体基
板を用意し、前記半導体基板内に第１の導電型の第１の
井戸領域を形成し、前記第１の井戸領域内で前記半導体
基板の上面に隔離領域を形成し、前記隔離領域は底部を
持っていて前記半導体基板の中に第１の距離だけ伸びて
おり、前記半導体基板の上面から第２の距離だけ隔たっ
て、前記第１の井戸領域内に前記第１の導電型とは反対
の第２の導電型の埋込み井戸領域を形成し、前記半導体
基板の上面に前記第１の井戸領域内で前記第２の導電型
の接点領域を形成して、前記埋込み井戸領域まで伸び
て、前記埋込み井戸領域と電気接続部を形成するように
すると共に、前記接点領域が前記隔離領域から隔たるよ
うにし、前記半導体基板の上面で前記第１の井戸領域内
に、前記埋込み井戸領域と前記半導体基板の上面の間、
前記隔離領域の底部と前記埋込み井戸領域の間、並びに
前記隔離構造と前記接点領域の間で前記第１の導電型の
ドープ領域を形成する工程を含み、前記ドープ領域は、
前記第１の導電型の複数個のドーパントを前記ドープ領
域に打込むと共に、前記第２の導電型を持つ複数個のド
ーパントを前記ドープ領域に打込むことによって形成さ
れる方法。
する。 （１） 半導体基板内に形成された隔離領域の上に配置
されていて、基板雑音から実質的に隔離されている受動
形デバイスを製造する方法に於て、上面を持つ半導体基
板を用意し、前記半導体基板内に第１の導電型の第１の
井戸領域を形成し、前記第１の井戸領域内で前記半導体
基板の上面に隔離領域を形成し、前記隔離領域は底部を
持っていて前記半導体基板の中に第１の距離だけ伸びて
おり、前記半導体基板の上面から第２の距離だけ隔たっ
て、前記第１の井戸領域内に前記第１の導電型とは反対
の第２の導電型の埋込み井戸領域を形成し、前記半導体
基板の上面に前記第１の井戸領域内で前記第２の導電型
の接点領域を形成して、前記埋込み井戸領域まで伸び
て、前記埋込み井戸領域と電気接続部を形成するように
すると共に、前記接点領域が前記隔離領域から隔たるよ
うにし、前記半導体基板の上面で前記第１の井戸領域内
に、前記埋込み井戸領域と前記半導体基板の上面の間、
前記隔離領域の底部と前記埋込み井戸領域の間、並びに
前記隔離構造と前記接点領域の間で前記第１の導電型の
ドープ領域を形成する工程を含み、前記ドープ領域は、
前記第１の導電型の複数個のドーパントを前記ドープ領
域に打込むと共に、前記第２の導電型を持つ複数個のド
ーパントを前記ドープ領域に打込むことによって形成さ
れる方法。
【００２０】（２） 第１項に記載の方法に於て、前記
第１の導電型がｐ型であり、前記第２の導電型がｎ型で
ある方法。 （３） 第１項に記載の方法に於て、前記隔離構造が浅
いトレンチ隔離構造で構成されている方法。 （４） 第１項に記載の方法に於て、前記受動形素子及
び前記基板の間に２次高域フィルタが形成される第１項
に記載の方法。 （５） 第１項に記載の方法に於て、前記２次高域フィ
ルタが、前記受動形素子、前記隔離構造及び前記ドープ
領域によって形成された第１のキャパシタと、前記ドー
プ領域によって形成されていて、前記第１のキャパシタ
を前記半導体基板の前記上面で第１の接点に電気的に接
続する第１の抵抗と、前記ドープ領域及び前記埋込み井
戸領域によって形成されていて、前記第１のキャパシタ
及び前記第１の抵抗に電気的に接続された第２のキャパ
シタと、前記深い井戸領域及び前記接点領域によって形
成されていて、前記第２のキャパシタを前記半導体基板
の前記上面で第２の接点に電気的に接続する第２の抵抗
と、前記埋込み井戸領域及び前記第１の井戸領域によっ
て形成されていて、前記第２の抵抗及び前記第２のキャ
パシタを前記半導体基板に電気的に接続する第３とのキ
ャパシタとを含む方法。 （６） 第１項に記載の方法に於て、前記受動形素子が
抵抗である方法。
第１の導電型がｐ型であり、前記第２の導電型がｎ型で
ある方法。 （３） 第１項に記載の方法に於て、前記隔離構造が浅
いトレンチ隔離構造で構成されている方法。 （４） 第１項に記載の方法に於て、前記受動形素子及
び前記基板の間に２次高域フィルタが形成される第１項
に記載の方法。 （５） 第１項に記載の方法に於て、前記２次高域フィ
ルタが、前記受動形素子、前記隔離構造及び前記ドープ
領域によって形成された第１のキャパシタと、前記ドー
プ領域によって形成されていて、前記第１のキャパシタ
を前記半導体基板の前記上面で第１の接点に電気的に接
続する第１の抵抗と、前記ドープ領域及び前記埋込み井
戸領域によって形成されていて、前記第１のキャパシタ
及び前記第１の抵抗に電気的に接続された第２のキャパ
シタと、前記深い井戸領域及び前記接点領域によって形
成されていて、前記第２のキャパシタを前記半導体基板
の前記上面で第２の接点に電気的に接続する第２の抵抗
と、前記埋込み井戸領域及び前記第１の井戸領域によっ
て形成されていて、前記第２の抵抗及び前記第２のキャ
パシタを前記半導体基板に電気的に接続する第３とのキ
ャパシタとを含む方法。 （６） 第１項に記載の方法に於て、前記受動形素子が
抵抗である方法。
【００２１】（７） この発明の実施例は、半導体基板
内に形成された隔離領域の上に配置されていて、基板雑
音から実質的に隔離されている受動形デバイスを製造す
る方法である。この方法は、上面を持つ半導体基板（図
４の５０１）を用意し、半導体基板内に第１の導電型を
持つ第１の井戸領域（図４の５０２）を形成し、第１の
井戸領域内で半導体基板の上面に隔離領域（図４の５１
６）を形成し、この隔離領域は底部を持っていて半導体
基板の中に第１の距離だけ伸びており、第１の井戸領域
内に第１の導電型とは反対の第２の導電型を持つ埋込み
井戸領域（図４の５０４）を形成し、この埋込み領域は
半導体基板の上面から第２の距離だけ隔たっており、半
導体基板の上面に第１の井戸領域内で第２の導電型を持
つ接点領域（図４の５０６）を形成して、埋込み井戸領
域まで伸びて埋込み井戸領域と電気接続部を形成するよ
うにし、この接点領域が隔離領域から隔たるようにし、
半導体基板の上面で第１の井戸領域内に、埋込み井戸領
域と半導体基板の上面の間、隔離領域の底部と埋込み井
戸領域の間、及び隔離構造と接点領域の間で第１の導電
型を持つドープ領域（図４の５１４）を形成する工程を
含み、このドープ領域は、第１の導電型を持つ複数個の
ドーパントをドープ領域に打込むと共に、第２の導電型
を持つ複数個のドーパントをドープ領域に打込むことに
よって形成される。
内に形成された隔離領域の上に配置されていて、基板雑
音から実質的に隔離されている受動形デバイスを製造す
る方法である。この方法は、上面を持つ半導体基板（図
４の５０１）を用意し、半導体基板内に第１の導電型を
持つ第１の井戸領域（図４の５０２）を形成し、第１の
井戸領域内で半導体基板の上面に隔離領域（図４の５１
６）を形成し、この隔離領域は底部を持っていて半導体
基板の中に第１の距離だけ伸びており、第１の井戸領域
内に第１の導電型とは反対の第２の導電型を持つ埋込み
井戸領域（図４の５０４）を形成し、この埋込み領域は
半導体基板の上面から第２の距離だけ隔たっており、半
導体基板の上面に第１の井戸領域内で第２の導電型を持
つ接点領域（図４の５０６）を形成して、埋込み井戸領
域まで伸びて埋込み井戸領域と電気接続部を形成するよ
うにし、この接点領域が隔離領域から隔たるようにし、
半導体基板の上面で第１の井戸領域内に、埋込み井戸領
域と半導体基板の上面の間、隔離領域の底部と埋込み井
戸領域の間、及び隔離構造と接点領域の間で第１の導電
型を持つドープ領域（図４の５１４）を形成する工程を
含み、このドープ領域は、第１の導電型を持つ複数個の
ドーパントをドープ領域に打込むと共に、第２の導電型
を持つ複数個のドーパントをドープ領域に打込むことに
よって形成される。
【図１】フラッシュ・メモリを埋込むＣＭＯＳプロセス
の流れで製造される、途中まで製造されたデバイスの断
面図。
の流れで製造される、途中まで製造されたデバイスの断
面図。
【図２】図３ａ−３ｂ及び４に示すようなこの発明の方
法及び構造によって形成されるＲＣ回路を示す回路図。
法及び構造によって形成されるＲＣ回路を示す回路図。
【図３】この発明の１実施例の方法を使って製造され
る、途中まで製造されたデバイスの断面図。
る、途中まで製造されたデバイスの断面図。
【図４】この発明の１実施例の方法を使って製造され
る、途中まで製造されたデバイスの断面図。
る、途中まで製造されたデバイスの断面図。
５０１ 半導体基板 ５０２ 井戸領域 ５０４ 埋込み井戸領域 ５０６ 接点領域 ５１４ ドープ領域 ５１６ 隔離領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バハー エス、ハラウン アメリカ合衆国 テキサス、アレン、 イ ーストン レーン 607 (72)発明者 ジャービス ビー、ジャコブス アメリカ合衆国 テキサス、リチャードソ ン、 バッキンガム ロード 540、ナン バー816 (72)発明者 ハロルド ディ、グッドパスター アメリカ合衆国 テキサス、リチャードソ ン、 バッキンガム ロード 430、ナン バー1637
Claims (1)
- 【請求項１】 半導体基板内に形成された隔離領域の上
に配置されていて、基板雑音から実質的に隔離されてい
る受動形デバイスを製造する方法に於て、 上面を持つ半導体基板を用意し、 前記半導体基板内に第１の導電型の第１の井戸領域を形
成し、 前記第１の井戸領域内で前記半導体基板の上面に隔離領
域を形成し、前記隔離領域は底部を持っていて前記半導
体基板の中に第１の距離だけ伸びており、 前記半導体基板の上面から第２の距離だけ隔たって、前
記第１の井戸領域内に前記第１の導電型とは反対の第２
の導電型の埋込み井戸領域を形成し、 前記半導体基板の上面に前記第１の井戸領域内で前記第
２の導電型の接点領域を形成して、前記埋込み井戸領域
まで伸びて、前記埋込み井戸領域と電気接続部を形成す
るようにすると共に、前記接点領域が前記隔離領域から
隔たるようにし、 前記半導体基板の上面で前記第１の井戸領域内に、前記
埋込み井戸領域と前記半導体基板の上面の間、前記隔離
領域の底部と前記埋込み井戸領域の間、並びに前記隔離
構造と前記接点領域の間で前記第１の導電型のドープ領
域を形成する工程を含み、前記ドープ領域は、前記第１
の導電型の複数個のドーパントを前記ドープ領域に打込
むと共に、前記第２の導電型を持つ複数個のドーパント
を前記ドープ領域に打込むことによって形成される方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17175799P | 1999-12-22 | 1999-12-22 | |
| US171757 | 1999-12-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001217394A true JP2001217394A (ja) | 2001-08-10 |
Family
ID=22625012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000388891A Abandoned JP2001217394A (ja) | 1999-12-22 | 2000-12-21 | 受動形デバイスの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001217394A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014199946A (ja) * | 2006-05-31 | 2014-10-23 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ａｎａｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | 集積回路のための分離構造 |
| JP2018517283A (ja) * | 2015-04-07 | 2018-06-28 | 日本テキサス・インスツルメンツ株式会社 | 寄生容量が低減されたデバイスアイソレーター |
-
2000
- 2000-12-21 JP JP2000388891A patent/JP2001217394A/ja not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014199946A (ja) * | 2006-05-31 | 2014-10-23 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ａｎａｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | 集積回路のための分離構造 |
| JP2018517283A (ja) * | 2015-04-07 | 2018-06-28 | 日本テキサス・インスツルメンツ株式会社 | 寄生容量が低減されたデバイスアイソレーター |
| US11107883B2 (en) | 2015-04-07 | 2021-08-31 | Texas Instruments Incorporated | Device isolator with reduced parasitic capacitance |
| US11869933B2 (en) | 2015-04-07 | 2024-01-09 | Texas Instruments Incorporated | Device isolator with reduced parasitic capacitance |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071130 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20081208 |