JP2778060B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2778060B2 JP2778060B2 JP63295009A JP29500988A JP2778060B2 JP 2778060 B2 JP2778060 B2 JP 2778060B2 JP 63295009 A JP63295009 A JP 63295009A JP 29500988 A JP29500988 A JP 29500988A JP 2778060 B2 JP2778060 B2 JP 2778060B2
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、容量を用いた半導体集積回路のレイアウト
に関し、特に容量からの取り出し配線による寄生容量の
低減に関する。
に関し、特に容量からの取り出し配線による寄生容量の
低減に関する。
〔従来の技術〕 アナログLSI又は、アナログ・ディジタル混載LSI等で
多く用いられるスイッチキャパシタ回路（以下SC回路と
呼ぶ）等において使用する容量は、高比精度が要求され
る。それは、たとえば、SC回路では容量と容量の比によ
って回路の利得が設定されるためである。このような容
量は通常単位容量Coを用意し、たとえば単位容量Coの３
倍の容量が必要な場合には、単位容量Coを３個並列に接
続することにより比精度を確保するように配慮してい
る。その場合のレイアウトは、たとえば第３図のごとく
なる。すなわち、半導体基板上に絶縁膜を介して下部電
極10と11とを形成し、誘電体膜を介して単位面積をもつ
上部電極12〜15を形成し、アルミニウムの配線6,16で下
部電極11,10と接続するとともに、アルミニウムの配線
で上部電極12に接続し、さらにアルミニウムの配線17で
上部電極13〜15に接続している。
多く用いられるスイッチキャパシタ回路（以下SC回路と
呼ぶ）等において使用する容量は、高比精度が要求され
る。それは、たとえば、SC回路では容量と容量の比によ
って回路の利得が設定されるためである。このような容
量は通常単位容量Coを用意し、たとえば単位容量Coの３
倍の容量が必要な場合には、単位容量Coを３個並列に接
続することにより比精度を確保するように配慮してい
る。その場合のレイアウトは、たとえば第３図のごとく
なる。すなわち、半導体基板上に絶縁膜を介して下部電
極10と11とを形成し、誘電体膜を介して単位面積をもつ
上部電極12〜15を形成し、アルミニウムの配線6,16で下
部電極11,10と接続するとともに、アルミニウムの配線
で上部電極12に接続し、さらにアルミニウムの配線17で
上部電極13〜15に接続している。
このような比精度を要求される容量は通常上部電極12
〜15と下部電極10,11はともに多結晶シリコンで形成す
る場合が多い。これは、上部及び下部電極10〜15を同一
材料で形成することにより容量のバイアス依存性をなく
すためである。ここで上部電極12〜15及び下部電極10,1
1からはアルミニウムの配線材料による引き出し配線5,
6,16,17により所望の回路に接続されるが、アルミニウ
ム等の配線材料が密にレイアウトされた部分では、上部
電極12,13〜15の引き出し配線5,17と、下部電極10,11の
引き出し配線16,6が、第３図領域Ａのごとく接近して配
置されることが多い。この領域ＡのＢ−Ｂ′面での断面
図を第４図に示す。半導体基板１上にシリコン酸化膜２
と層間絶縁膜３を介してアルミニウムの引出し配線5,6
が形成されており、その上に層間絶縁膜４とカバー膜８
とが形成されている。この場合、電気力線は第４図のご
とく広がりを持ち、配線間容量は配線材料５と６を平行
平板として計算した容量の約1.5倍にもなってしまう。
〜15と下部電極10,11はともに多結晶シリコンで形成す
る場合が多い。これは、上部及び下部電極10〜15を同一
材料で形成することにより容量のバイアス依存性をなく
すためである。ここで上部電極12〜15及び下部電極10,1
1からはアルミニウムの配線材料による引き出し配線5,
6,16,17により所望の回路に接続されるが、アルミニウ
ム等の配線材料が密にレイアウトされた部分では、上部
電極12,13〜15の引き出し配線5,17と、下部電極10,11の
引き出し配線16,6が、第３図領域Ａのごとく接近して配
置されることが多い。この領域ＡのＢ−Ｂ′面での断面
図を第４図に示す。半導体基板１上にシリコン酸化膜２
と層間絶縁膜３を介してアルミニウムの引出し配線5,6
が形成されており、その上に層間絶縁膜４とカバー膜８
とが形成されている。この場合、電気力線は第４図のご
とく広がりを持ち、配線間容量は配線材料５と６を平行
平板として計算した容量の約1.5倍にもなってしまう。
このように引き出し配線が接近して配置されると配線
・配線間の寄生容量が単位容量Coに加算されてしまい比
精度を悪化させるという欠点があった。もちろん引き出
し配線を接近させなければ、このような問題は発生しな
いがこの場合、レイアウト上著るしい節約を与え、また
レイアウト面積を増大させることにもなってしまう。
・配線間の寄生容量が単位容量Coに加算されてしまい比
精度を悪化させるという欠点があった。もちろん引き出
し配線を接近させなければ、このような問題は発生しな
いがこの場合、レイアウト上著るしい節約を与え、また
レイアウト面積を増大させることにもなってしまう。
本発明によれば、半導体基板上に絶縁層を介して設け
た上部電極と下部電極との間で容量を形成した半導体集
積回路装置において、前記上部電極の引き出し配線と前
記下部電極の引き出し配線が同一配線層で平行して配置
された部分の少なくとも上部に接地された配線を配置
し、前記引き出し配線間の寄生容量を低減し、前記電極
間の容量の精度を向上させたことを特徴とする半導体集
積回路装置を得る。
た上部電極と下部電極との間で容量を形成した半導体集
積回路装置において、前記上部電極の引き出し配線と前
記下部電極の引き出し配線が同一配線層で平行して配置
された部分の少なくとも上部に接地された配線を配置
し、前記引き出し配線間の寄生容量を低減し、前記電極
間の容量の精度を向上させたことを特徴とする半導体集
積回路装置を得る。
次に、本発明を図面を参照して説明する。
第１図に本発明の一実施例の断面図を示す。尚説明
は、アルミニウムの２層プロセスで第１層のアルミニウ
ム配線を引き出し配線に使用した場合について説明す
る。この場合アルミニウム等の第１層配線５と６の間の
上部を覆うようにアルミニウム等の第２層配線７が配置
されている。又、この配線７は、低インピーダンス点
（この場合は接地電位）に接続されている。従って、電
気力線は第１図のごとく配線７に向かって曲げられ配線
５と６間の容量は減少する。シミュレーション結果によ
ると配線７が配置されている場合の容量はそれが無い従
来の場合の1/3以下になる。従って容量間の比精度は向
上する。さらに立体的に上部に配線７を配置することに
よってレイアウト面積の増加はない。もちろんこの場合
対接地電位の容量は増大するが、SC回路では対接地電位
への容量は影響のない回路構成が可能である。
は、アルミニウムの２層プロセスで第１層のアルミニウ
ム配線を引き出し配線に使用した場合について説明す
る。この場合アルミニウム等の第１層配線５と６の間の
上部を覆うようにアルミニウム等の第２層配線７が配置
されている。又、この配線７は、低インピーダンス点
（この場合は接地電位）に接続されている。従って、電
気力線は第１図のごとく配線７に向かって曲げられ配線
５と６間の容量は減少する。シミュレーション結果によ
ると配線７が配置されている場合の容量はそれが無い従
来の場合の1/3以下になる。従って容量間の比精度は向
上する。さらに立体的に上部に配線７を配置することに
よってレイアウト面積の増加はない。もちろんこの場合
対接地電位の容量は増大するが、SC回路では対接地電位
への容量は影響のない回路構成が可能である。
第２図に本発明の他の実施例の断面図を示す。第１図
の実施例では、接近した配線5,6間の上部のみに低イン
ピーダンスの配線７を配置したが、この実施例では、低
インピーダンス配線９を配線5,6間の下部にも形成す
る。これは普通用いられる多結晶シリコン等の配線材料
で形成してやればよい。
の実施例では、接近した配線5,6間の上部のみに低イン
ピーダンスの配線７を配置したが、この実施例では、低
インピーダンス配線９を配線5,6間の下部にも形成す
る。これは普通用いられる多結晶シリコン等の配線材料
で形成してやればよい。
このようにすれば、前記と同様の効果が、配線5,6間
の下部においても生じ、配線間容量はさらに小さくな
る。
の下部においても生じ、配線間容量はさらに小さくな
る。
以上説明したように、接近した配線間の上部又は、上
部，下部に低インピーダンス配線を配置することにより
容量部の引き出し配線間の寄生容量による容量間の比精
度の悪化は、低減でき所望の特性のSC回路が得られる。
部，下部に低インピーダンス配線を配置することにより
容量部の引き出し配線間の寄生容量による容量間の比精
度の悪化は、低減でき所望の特性のSC回路が得られる。
第１図は、本発明の一実施例を示す断面図、第２図は、
本発明の他の実施例を示す断面図、第３図は、従来の容
量部の平面図及び第４図は、従来の引き出し配線部の断
面図である。 １……半導体基板、２……シリコン酸化膜、3,4……層
間絶縁膜、5,6,16,17……アルミニウム等の配線、７…
…アルミニウムの低インピーダンス配線、８……カバー
膜、９……多結晶シリコンの低インピーダンス配線、1
0,11……容量下部電極、12,13,14,15……容量上部電
極。
本発明の他の実施例を示す断面図、第３図は、従来の容
量部の平面図及び第４図は、従来の引き出し配線部の断
面図である。 １……半導体基板、２……シリコン酸化膜、3,4……層
間絶縁膜、5,6,16,17……アルミニウム等の配線、７…
…アルミニウムの低インピーダンス配線、８……カバー
膜、９……多結晶シリコンの低インピーダンス配線、1
0,11……容量下部電極、12,13,14,15……容量上部電
極。
Claims (1)
- 【請求項１】半導体基板上に絶縁層を介して設けた上部
電極と下部電極との間で容量を形成した半導体集積回路
装置において、前記上部電極の引き出し配線と前記下部
電極の引き出し配線が同一配線層で平行して配置された
部分の少なくとも上部に接地された配線を配置し、前記
引き出し配線間の寄生容量を低減し、前記電極間の容量
の精度を向上させたことを特徴とする半導体集積回路装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295009A JP2778060B2 (ja) | 1988-11-21 | 1988-11-21 | 半導体集積回路装置 |
| EP19890121569 EP0378784A3 (en) | 1988-11-21 | 1989-11-21 | Semiconductor integrated-circuit device comprising wiring layers |
| US07/439,856 US5045915A (en) | 1988-11-21 | 1989-11-21 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295009A JP2778060B2 (ja) | 1988-11-21 | 1988-11-21 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02140958A JPH02140958A (ja) | 1990-05-30 |
| JP2778060B2 true JP2778060B2 (ja) | 1998-07-23 |
Family
ID=17815155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63295009A Expired - Lifetime JP2778060B2 (ja) | 1988-11-21 | 1988-11-21 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5045915A (ja) |
| EP (1) | EP0378784A3 (ja) |
| JP (1) | JP2778060B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5196920A (en) * | 1992-04-21 | 1993-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device for limiting capacitive coupling between adjacent circuit blocks |
| JP3549499B2 (ja) | 2001-07-04 | 2004-08-04 | 松下電器産業株式会社 | 半導体集積回路装置ならびにｄ／ａ変換装置およびａ／ｄ変換装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4035829A (en) * | 1975-01-13 | 1977-07-12 | Rca Corporation | Semiconductor device and method of electrically isolating circuit components thereon |
| JPS56169369A (en) * | 1980-05-30 | 1981-12-26 | Sharp Corp | High withstand voltage mos field effect semiconductor device |
| EP0169941B1 (de) * | 1984-07-31 | 1989-10-18 | Siemens Aktiengesellschaft | Monolithisch integrierte Halbleiterschaltung |
| US4679171A (en) * | 1985-02-07 | 1987-07-07 | Visic, Inc. | MOS/CMOS memory cell |
| JPH0682671B2 (ja) * | 1986-03-03 | 1994-10-19 | 日本電信電話株式会社 | 集積回路の配線方法 |
-
1988
- 1988-11-21 JP JP63295009A patent/JP2778060B2/ja not_active Expired - Lifetime
-
1989
- 1989-11-21 US US07/439,856 patent/US5045915A/en not_active Expired - Fee Related
- 1989-11-21 EP EP19890121569 patent/EP0378784A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02140958A (ja) | 1990-05-30 |
| EP0378784A2 (en) | 1990-07-25 |
| EP0378784A3 (en) | 1990-12-19 |
| US5045915A (en) | 1991-09-03 |
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